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SOI-MOSFET의 고온 동작에 관한 연구
최창용, 문경숙, 구상모, Choi. Chang-Yong, Moon. Kyung-Sook, Koo. Sang-Mo 한국전기전자재료학회 전기전자재료학회논문지 5 Pages
한국전기전자재료학회 전기전자재료학회논문지 2008, Vol.21 No.8 706-710 (5 pages)
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Pseudo-MOSFET을 이용한 SiGe-on-SOI의 Ge 농도에 따른 기판의 특성 평가 및 열처리를 이용한 전기적 특성 개선 효과
박군호, 정종완, 조원주, Park. Goon-Ho, Jung. Jong-Wan, Cho. Won-Ju 한국진공학회 韓國眞空學會誌 4 Pages
한국진공학회 韓國眞空學會誌 2008, Vol.17 No.2 156-159 (4 pages)
Pseudo-MOSFET 방법을 이용하여 Ge농도에 따른 SiGe-on-Insulator(SGOI) 기판의 특성을 평가하였다. SGOI 기판은 compressive-SiGe / Relaxed-Si / Buried oxide / Si-substrate 구조로 SOI 기판 위에 에피택셜 성장법으로 SiGe층을 형성하였으며 compressive SiGe층의 Ge 농도는 각각 16.2％, 29.7％, 34.3％, 56.5％ 이다. 실험결과 Ge 농도가 증가함에 따라 누설전류가 증가하는 특성을 보였으며 threshold voltage는 nMOSFET의 경우 3V에서 7V로 이동하였으며 pMOSFET의 경우도 -7 V에서 -6 V로 이동하는 특성을 보였다. 급속 열처리... -
Bulk-Si와 PD-SOI에 형성된 SiGe p-MOSFET의 전기적 특성의 비교
최상식, 최아람, 김재연, 양전욱, 한태현, 조덕호, 황용우, 심규환, Choi. Sang-Sik, Choi. A-Ram, Kim. Jae-Yeon, Yang. Jeon-Wook, Han. Tae-Hyun, Cho. Deok-Ho, Hwang. Yong- 한국전기전자재료학회 전기전자재료학회논문지 5 Pages
한국전기전자재료학회 전기전자재료학회논문지 2007, Vol.20 No.6 491-495 (5 pages)
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Intrinsic Cylindrical/Surrounding Gate SOI MOSFET의 I-V 특성 도출을 위한 해석적 모델
우상수, 이재빈, 서정하, Woo. Sang-Su, Lee. Jae-Bin, Suh. Chung-Ha 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 8 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2011, Vol.48 No.10 54-61 (8 pages)
본 논문에서는 intrinsic-body cylindrical/surrounding gate SOI MOSFET의 I-V 특성 도출을 위한 간단한 해석적 모델을 제시하였다. Intrinsic 실리콘 채널 영역에서의 Poisson 방정식과 gate oxide 내에서의 Laplace 방정식을 해석적으로 풀어 소스와 드레인 양단 끝에서의 표면 전위 분포를 bisection method를 이용하여 구하였다. 구해진 표면 전위를 바탕으로 closed-form의 I-V 특성 식을 도출하였다. 도출된 I-V 특성 표현 식을 모의 실험한 결과, 소자의 parameter와 가해진 bias 전압에 대한 비교적 정확한 의존성을 확인할 수... -
Short-Channel Intrinsic-Body SDG SOI MOSFET의 문턱전압 도출을 위한 해석적 모델
장은성, 오영해, 서정하, Jang. Eun-Sung, Oh. Young-Hae, Suh. Chung-Ha 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 7 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2009, Vol.46 No.11 1-7 (7 pages)
본 논문에서는 short-channel intrinsic-body SDG SOI MOSFET의 문턱전압 도출을 위한 간단한 해석적 모델을 제시하였다. Intrinsic silicon 채널 영역 및 gate oxide 내에서의 2차원 Laplace 방정식을 반복법(iteration method)으로 풀어 각 영역 내에서의 전위 분포를 채널에 수직한 방향의 좌표에 대해 4차 및 5차 다항식으로 표현하였으며 이로부터 표면전위를 도출하였다. 표면전위의 최소치가 0이 되는 게이트 전압을 문턱전압으로 제안하여 closed-form의 문턱전압 식을 도출하였다. 도출된 문턱전압 표현식을 모의 실험한 결과,... -
Analytical Characterization of a Dual-Material Double-Gate Fully-Depleted SOI MOSFET with Pearson-IV type Doping Distribution
Kushwaha. Alok, Pandey. Manoj K., Pandey. Sujata, Gupta. Anil K. 대한전자공학회 Journal of semiconductor technology and science 10 Pages
대한전자공학회 Journal of semiconductor technology and science 2007, Vol.7 No.2 110-119 (10 pages)
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NQS효과를 고려한 FD-SOI MOSFET의 고주파 소신호 모델변수 추출방법
김규철, Kim. Gue-Chol 한국해양정보통신학회 한국해양정보통신학회논문지 6 Pages
한국해양정보통신학회 한국해양정보통신학회논문지 2007, Vol.11 No.10 1910-1915 (6 pages)
본 논문에서는 NQS(non-quasi-static)효과를 고려한 FD(fully depleted)-SOI(silicon-on-insulator) MOSFETs의 고주파 소신호 모델링을 위한 등가회로 변수들을 간단하고 정확히 추출하는 방법을 제시하였다. 제시된 추출방법은 임피던스와 어드미턴스 행렬계산으로 S-파라미터의 측정 결과로부터 MOSFET의 외부 기생용량과 기생저항을 제거하여 물리적인 특성을 바탕으로 한 MOSFET의 내부등가회로변수가 간단히 추출되어진다. 제시된 방법으로 등가 회로를 구한 후 Y-파라미터를 계산하여 측정치와 비교한 결과 500MHz부터 200Hz까지 잘... -
공핍형 SOI MOSFET를 이용한 5GHz대역 저잡음증폭기
김규철, Kim. Gue-Chol 한국해양정보통신학회 한국해양정보통신학회논문지 7 Pages
한국해양정보통신학회 한국해양정보통신학회논문지 2009, Vol.13 No.10 2045-2051 (7 pages)
SOI MOSFET를 이용하여 5GHz대역 저잡음 증폭기를 설계하였다. 잡음특성을 향상시키기 위해 공핍형 SOI-MOSFET를 사용하였고, 저전압에서 동작시키기 위해 소스접지와 게이트접지 증폭기를 연결한 2단형으로 설계 하였다. 제작된 LNA는 5.5GHz에서 이득이 21dB, S11이 -10dB이하, 소비전력 8.3mW의 결과를 얻었으며 잡음지수는 공핍형 저잡음 증폭기가 1.7dB로 일반형보다 0.3dB 개선된 결과를 얻을 수 있었다. 이 같은 결과로 공핍형 SOI MOSFET를 사용함으로써 보다 잡음특성이 우수한 CMOS LNA를 설계 할 수 있음을 확인하였다. -
나노 와이어 MOSFET 구조의 광검출기를 가지는 SOI CMOS 이미지 센서의 픽셀 설계
도미영, 신영식, 이성호, 박재현, 서상호, 신장규, 김훈, Do. Mi-Young, Shin. Young-Shik, Lee. Sung-Ho, Park. Jae-Hyoun, Seo. Sang-Ho, Shin. Jang-Kyoo, Kim. Hoon 한국센서학회 센서학회지 8 Pages
한국센서학회 센서학회지 2005, Vol.14 No.6 387-394 (8 pages)
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고온에서 Schottky Barier SOI nMOS 및 pMOS의 전류-전압 특성
가대현, 조원주, 유종근, 박종태, Ka. Dae-Hyun, Cho. Won-Ju, Yu. Chong-Gun, Park. Jong-Tae 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 7 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2009, Vol.46 No.4 21-27 (7 pages)
본 연구에서는 고온에서 Schottky barrier SOI nMOS 및 pMOS의 전류-전압 특성을 분석하기 위해서 Er 실리사이드를 갖는 SB-SOI nMOSFET와 Pt 실리사이드를 갖는 SB-SOI pMOSFET를 제작하였다. 게이트 전압에 따른 SB-SOI nMOS 및 pMOS의 주된 전류 전도 메카니즘을 온도에 따른 드레인 전류 측정 결과를 이용하여 설명하였다. 낮은 게이트 전압에서는 온도에 따라 열전자 방출 및 터널링 전류가 증가하므로 드레인 전류가 증가하고 높은 게이트 전압에서는 드리프트 전류가 감소하여 드레인 전류가 감소하였다. 고온에서 ON 전류가... -
Strained SGOI n-MOSFET에서의 phonon-limited전자이동도의 Si두께 의존성
심태헌, 박재근, Shim. Tae-Hun, Park. Jea-Gun 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 10 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2005, Vol.42 No.9 9-18 (10 pages)
60 nm C-MOSFET 기술 분기점 이상의 고성능, 저전력 트랜지스터를 구현 시키기 위해 SiGe/SiO2/Si위에 성장된 strained Si의 두께가 전자 이동도에 미치는 영향을 두 가지 관점에서 조사 연구하였다. 첫째, inter-valley phonon 산란 모델의 매개변수들을 최적화하였고 둘째, strained Si 반전층의 2-fold와 4-fold의 전자상태, 에너지 밴드 다이어그램, 전자 점유도, 전자농도, phonon 산란율과 phonon-limited 전자이동도를 이론적으로 계산하였다. SGOI n-MOSFET의 전자이동도는 고찰된 SOI 구조의 Si 두께 모든 영역에서 일반적인 SOI... -
Strained Si/Relaxed SiGe/SiO2/Si 구조 FD n-MOSFET의 전자이동에 Ge mole fraction과 strained Si 층 두께가 미치는 영향
백승혁, 심태헌, 문준석, 차원준, 박재근 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 7 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2004, Vol.41 No.10 1-7 (7 pages)
SOI 구조에서 형성된 MOS 트랜지스터의 장점과 strained Si에서 전자의 이동도가 향상되는 효과를 동시에 고려하기 위해 buried oxide(BOX)층과 Top Si층 사이에 Ge을 삽입하여 strained Si/relaxed SiGe/SiO₂Si 구조를 형성하고 strained Si fully depletion(FD) n-MOSFET를 제작하였다. 상부 strained Si층과 하부 SiGe층의 두께의 합을 12.8nm로 고정하고 상부 strained Si 층의 두께에 변화를 주어 두께의 변화가 electron mobility에 미치는 영향을 분석하였다. Strained Si/relaxed SiGe/SiO2/Si (strained Si/SGOI) 구조위의 FD... -
Growld Plane SOI MOSFET의 단채널 현상 개선
장성준, 윤세레나, 유종근, 박종태 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2004, Vol.41 No.4 9-14 (6 pages)
매몰 산화층 밑의 실리콘 기판에 자기정렬 방법으로 ground plane 전극을 만든 SOI MOSFET의 단채널 현상과 Punchthrough 특성을 측정·분석하였다. 채널 길이가 0.2㎛ 이하의 소자에서는 GP-SOI 소자가 FD-SOI 소자보다 채널 길이에 따른 문턱전압 저하 및 subthreshold swing이 작고 DIBL 현상이 크게 개선됨을 알 수 있었다. 기판전압에 따른 문턱전압 특성으로부터 GP-SOI 소자의 body factor가 FD-SOI 소자보다 큰 것을 알 수 있었다. 그리고 punchthrough 전압 특성으로부터 GP-SOI 소자의 punchthrough 전압이 FD-SOI 소자보다 큰... -
SOI MOSFET의 모든 동작영역을 통합한 해석적 표면전위 모델
유윤섭 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 7 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2004, Vol.41 No.2 9-15 (7 pages)
본 논문에서는 부분공핍(partially-depleted : PD) 영역과 완전공핍(fully-depleted : FD) 영역을 나누는 임계 전면 게이트 전압 Vc의 해석적 표현을 이용해서 PD 영역과 FD 영역의 천이를 정확히 설명하는 해석적 표면전위 모델(analytical surface potential model)을 소개한다. 이 모델은 모든 동작영역(subthreshold에서 strong inversion까지)에서 유효하고 반복 계산 절차 (iteration procedure)인 수치 해석적 방법보다 훨씬 짧은 계산시간이 걸린다. 이 모델에 기초한 charge sheet 모델이 모는 동작영역에 유효한 드레인 전류의... -
나노 스케일 SOI MOSFET를 위한 소자설계 가이드라인
이재기, 유종근, 박종태, Lee. Jae-Ki, Yu. Chong-Gun, Park. Jong-Tae 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2002, Vol.39 No.7 1-6 (6 pages)
본 연구에서는 나노 스케일 SOI 소자의 최적 설계를 위하여 multi-gate 구조인 Double 게이트, Triple 게이트, Quadruple 게이트 및 새로이 제안한 Pi 게이트 SOI 소자의 단채널 현상을 시뮬레이션을 통하여 분석하였다. 불순물 농도, 채널 폭, 실리콘 박막의 두께와 Pi 게이트를 위한 vertical gate extension 깊이 등을 변수로 하여 최적의 나노 스케일 SOI 소자는 Double gate나 소자에 비해 단채널 특성 및 subthreshold 특성이 우수하므로 채널 불순물 농도, 채널 폭 및 실리콘 박막 두께 결정에 있어서 선택의 폭이 넓음을 알 수... -
Hot Carrier Stress로 인한 SOI MOSFET의 전력 성능 저하
이병진, 박성욱, 박종관, Lee. Byung-Jin, Park. Sung-Wook, Park. Jong-Kwan 대한전자공학회 電子工學會論文誌. Journal of the institute of electronics engineers of Korea. IE. 산업전자 4 Pages
대한전자공학회 電子工學會論文誌. Journal of the institute of electronics engineers of Korea. IE. 산업전자 2008, Vol.45 No.4 7-10 (4 pages)
본 연구에서는 load-pull 장비를 이용하여 hot carrier 현상에 따른 RF 전력 성능 저하를 측정 분석하였다. 스트레스를 인가한 주에 RF 전력 지수들은 감소하였으며, 고정 전압 조건에서 관찰한 SOIl MOSFET의 DC 성능 지수들 또한 hot carrier stress로 인하여 감소함을 할 수 있었다. 또한 Hot carrier stress로 인한 DC 성능 저하로 인하여 RF 전력 성능 저하의 감소를 알 수 있었다.