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An FPGA Implementation of High-Speed Adaptive Turbo Decoder
Kim. Min-Huyk, Jung. Ji-Won, Bae. Jong-Tae, Choi. Seok-Soon, Lee. In-Ki 한국통신학회 한국통신학회논문지. The Journal of Korea Information and Communications Society. 통신이론 및 시스템 10 Pages
한국통신학회 한국통신학회논문지. The Journal of Korea Information and Communications Society. 통신이론 및 시스템 2007, Vol.32 379-388 (10 pages)
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A Study on the Implementation and Performance Analysis of FPGA Based Galileo E1 and E5 Signal Processing
신천식, 이상욱, 윤동원, 김재훈, Sin. Cheon-Sig, Lee. Sang-Uk, Yoon. Dong-Weon, Kim. Jae-Hoon 통신위성우주산업연구회 통신위성우주산업연구회논문지 9 Pages
통신위성우주산업연구회 통신위성우주산업연구회논문지 2009, Vol.4 No.1 36-44 (9 pages)
본 논문에서는 위성항법신호감시국에 대한 핵심기술인 FPGA 기반의 위성항법수신기를 구현하여 갈릴레오 E1 및 E5 신호처리 동작검증 및 처리결과를 제시하였다. 성능 검증을 위해 시제품 형태의 위성항법안테나, 112MHz 샘플링 주파수 및 8비트 양자화 레벨을 제공하는 RF/IF 유니트를 이용하여 갈릴레오 시험위성인 지오베-B(GIOVE-B)로부터 E1 및 E5를 수신하여 이용하였고, 수신된 데이터에 대한 신호처리 수행을 통해, FPGA 기반의 항법수신기 모듈에서 갈릴레오 E1 및 E5 신호가 정상적으로 동작됨을 입증하였다. -
Hardware Implementation of a Neural Network Controller with an MCU and an FPGA for Nonlinear Systems
Kim. Sung-Su, Jung. Seul 제어로봇시스템학회 International Journal of Control, Automation and Systems 8 Pages
제어로봇시스템학회 International Journal of Control, Automation and Systems 2006, Vol.4 No.5 567-574 (8 pages)
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Conducted-Noise Characteristics of a Digitally-Controlled Randomly-Switched DC-DC Converter with an FPGA-Based Implementation
Dousoky. Gamal M., Shoyama. Masahito, Ninomiya. Tamotsu 전력전자학회 Journal of power electronics : JPE 7 Pages
전력전자학회 Journal of power electronics : JPE 2010, Vol.10 No.3 228-234 (7 pages)
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Hardware Implementation of Pulse Code Modulation Speech Compression Algorithm
Geetam Singh Tomar 인문사회과학기술융합학회 예술인문사회융합멀티미디어논문지 8 Pages
인문사회과학기술융합학회 예술인문사회융합멀티미디어논문지 2012, 제 2권 제 1호 3 17-24 (8 pages)
loss. This paper served to demonstrate that the algorithmic delay (latency) of the Pulse Code Modulation (PCM) speech compression algorithm which has originally been implemented in software can be significantly reduced by implementation in hardware. The PCM speech compression algorithm is first implemented, verified to demonstrate equivalence and then validated by comparing the latency of the hardware-implemented speech compression algorithm with that of an existing software implementation. -
Implementation of Embedded System for IEEE802.11p based OFDM-DSRC Communications
곽재민, Kwak. Jae-Min 한국해양정보통신학회 한국해양정보통신학회논문지 7 Pages
한국해양정보통신학회 한국해양정보통신학회논문지 2006, Vol.10 No.11 2062-2068 (7 pages)
구현에 대 한 것이다. IEEE802.11p 표준의 물리계층 규격에 대해 먼저 설명하고, 규격에 따른 모뎀의 BER 성능을 시뮬레이션을 통해 평가하고, 본 논문에서 구현한 시스템 구조와 설계방식, 구현 결과에 대해 설명한다. OFDM-DSRC 통신을 위해 구현한 임베디드 시스템은 FPGA, 플래쉬 메모리, ARM9 CPU 및 기타 주변장치들로 구성하였다. 구현 결과로부터, 본 논문에서 구현한 IEEE802.l1p를 따르는 OFDM-DSRC 시스템이 정상적으로 동작함을 확인하였다. 구현한 IEEE802.11p에 따른 임베디드 시스템에 대한 최적화를 통해 ITS와 같은 무선... -
A Study on the Implementation and Performance Analysis of Software Based GPS L1 and Galileo E1/E5a Signal Processing
신천식, 이상욱, 윤동원, 김재훈, Sin. Cheon-Sig, Lee. Sang-Uk, Yoon. Dong-Won, Kim. Jae-Hoon 한국항행학회 한국항행학회논문지 8 Pages
한국항행학회 한국항행학회논문지 2009, Vol.13 No.3 319-326 (8 pages)
본 논문에서는 위성항법신호감시국용 GPS/갈릴레오 복합 수신기에서의 소프트웨어 기반의 GPS L1 및 갈릴레오 E1/E5a 신호처리 결과를 기술한다. 성능 검증을 위해 GNSS RF 신호 시뮬레이터 또는 GPS 위성의 실제 신호를 사용하였고, 세부적으로는 광대역 안테나, 112MHz 샘플링 주파수 및 8비트 양자화 레벨을 제공하는 RF/IF 유니트를 이용하여 갈릴레오 시험위성인 지오베-A(GIOVE-A) E1 신호처리를 통해, 갈릴레오 신호처리를 검증하고, FPGA 기반의 신호처리 보드상에서의 시험결과를 제시한다. -
FPGA를 이용한 CDMA 디지털 트랜시버의 구현
이창희, 이영훈 한국컴퓨터정보학회 한국OA학회논문지 6 Pages
한국컴퓨터정보학회 한국OA학회논문지 2002, Vol.7 No.4 115-120 (6 pages)
Field Programmable Gate Array (FPGA)와 디지털 신호처리 소자를 이용한 IS-95 CDMA신호 처리기 FPGA와 고속의 ADC/DAC를 이용한 기저대역과 중간주파수(IF)의 디지털 변환기 그리고 주파수 상·하향 변환기를 구현하였다. IS-95 CDMA 채널 처리기는 짧은 PN 코드 발생기와 왈쉬 코드 발생기로 파일롯 채널의 신호를 발생시킨다. 디지털 IF는 FPGA, 디지털 송·수신 신호처리 소자와 고속의 ADC/DAC로 구성하였다. 주파수 상·하향 변환기는 필터, 믹서, 디지털 감쇠기와 PLL로 구성되어 중간주파수(IF)와 RF 주파수를 변환하였다. 이... -
Implementation and Experiment of Neural Network Controllers for Intelligent Control System Education
Lee. Geun-Hyeong, Noh. Jin-Seok, Jung. Seul 한국지능시스템학회 International journal of fuzzy logic and intelligent systems 7 Pages
한국지능시스템학회 International journal of fuzzy logic and intelligent systems 2007, Vol.7 No.4 267-273 (7 pages)
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VME 시스템 제어기의 FPGA 구현
배상현, 이강현, Bae. Sang-Hyun, Lee. Kang-Hyeon 한국정보처리학회 정보처리논문지 9 Pages
한국정보처리학회 정보처리논문지 1997, Vol.4 No.11 2914-2922 (9 pages)
영향을 주는 중요한 문제로 대두되어 있다. 이러한 추세에 맞추어, 본 논문에서는 VME 버스와 제어기 모듈 사이의 주기능인 중재, 인터럽트, 인터페이스를 Revision C.1(IEEE std. P1014-1987)의 통합환경으로 구성하고, 설계된 VME 시스템 제어기를 Slot 1에 장착할 수 있도록 FPGA 상에 구현한다. 제어 및 기능 모듈의 동작은 VHDL의 mid-fixed 방식으로 코딩을 하고 검증하였다. 실험을 통하여 VME 시스템 제어기의 가장 중요한 동작인 버스 타이머의 버스 에러 신호가 $56{mu}m$ 이내에 발생된 것과, 제어모듈과 기능모듈의 정확한... -
HSS 기반의 고속 LDPC 복호기 FPGA 설계
김민혁, 박태두, 정지원, Kim. Min-Hyuk, Park. Tae-Doo, Jung. Ji-Won 한국전자파학회 韓國電磁波學會論文誌 8 Pages
한국전자파학회 韓國電磁波學會論文誌 2012, Vol.23 No.11 1248-1255 (8 pages)
제안하고 고속화 하여, 이에 따른 FPGA구현 결과를 제시하였다. 고속 LDPC 복호기를 구현하기 위해서는 알고리즘 측면과 구현 측면에서 여러 가지 문제점이 있다. 알고리즘 측면에서는 첫째, LDPC 부호화 방식은 큰 블록 사이즈 및 많은 반복 횟수를 요구하므로 복호 속도를 높이기 위해서는 동일한 성능을 유지하면서 반복 횟수를 줄일 수 있는 알고리즘이 필요하다. 본 논문에서는 이를 위해 체크 노드를 기반으로 하여 복호화 과정을 거치는 horizontal shuffle scheduling(HSS) 알고리즘을 적용하여 기존의 반복 횟수를 줄일 수 있는... -
FPGA 기반의 고속 멀티미디어 데이터 재조합 프로세서 설계 및 구현
김원호, Kim. Won-Ho 한국신호처리시스템학회 信號處理·시스템學會 論文誌 6 Pages
한국신호처리시스템학회 信號處理·시스템學會 論文誌 2008, Vol.9 No.3 213-218 (6 pages)
처리하였다. 광대역 멀티미디어 서비스가 증대됨에 따라 STB의 CPU 부하가 증대되어 수신되는 멀티미디어 데이터 재조합 처리 성능이 제한되는 현상이 발생한다. 이러한 문제점을 해결하여 다양한 광대역 멀티미디어 서비스를 원활하게 처리할 수 있는 하드웨어 기반의 고속 멀티미디어 데이터 재조합 프로세서를 제안하였다. 구현된 멀티미디어 데이터 재조합 프로세서는 상용 FPGA, PCI 인터페이스 칩, 램 메모리 등으로 구현되었으며 위성 멀티미디어 시스템의 멀티미디어 STB에 실장하여 기능과 성능을 검증하였다. 제시된 요구기능을... -
5㎓대역 OFDM 무선 LAM 모뎀 설계 및 FPGA 구현
문대철, 홍성협, Moon. Dai-Tchul, Hong. Seong-Hyub 한국신호처리시스템학회 信號處理·시스템學會 論文誌 5 Pages
한국신호처리시스템학회 信號處理·시스템學會 論文誌 2004, Vol.5 No.4 333-337 (5 pages)
송 수신부 모뎀을 설계하고 FPGA로 실현하였다. 고속 데이터 전송시 발생하는 심벌간 간섭(ISI)을 제거하기 위하여 Normalized LMS 알고리듬을 적용한 단일탬 등화기를 사용하여 제거하였고, 또한 반송파 주파수 옵셋 알고리듬을 이용하여 채널간 간섭(ICI)을 제거하였다. 송ㆍ수신기간의 전송은 에러없이 정확히 전송되어짐을 시뮬레이션을 통하여 입증하였으며, 또한 타이밍 시뮬레이션 결과 최대 동작주파수는 20.3MHz로 IEEE 802.11a 무선 LAN 방식의 동작속도를 만족하였다. 그리고 설계시 DSP와 EMB(Embedded Memory Block)블록을... -
SDH와 SONET망의 동기화를 위한 포인터 해석기의 FPGA 구현
이상훈, 박남천, 신위재 한국신호처리시스템학회 信號處理·시스템學會 論文誌 6 Pages
한국신호처리시스템학회 信號處理·시스템學會 論文誌 2004, Vol.5 No.3 230-235 (6 pages)
논문에서는 동기식 광전송망인 SDH와 SONET망의 동기화를 위해 적용되는 포인터 해석기의 FPGA 구현을 다룬다. 설계된 포인터 해석기는 포인터 추출 모듈과 포인터 해석 모듈로 구성된다. 포인터 추출 모듈은 6480진 카운터, 시프트레지스터, 포인터 워드 동기화 블록으로 구성되며, 51.84 Mb/s AU-3/STS-1 프레임 데이터에서 프레임 동기신호에 의해 H1, H2 포인터 워드 값을 찾고 이를 8 분주하여 바이트 레벨의 6.48 Mb/s로 동기화 시킨다. 포인터 해석 모듈은 majority vote, 포인터 워드 유ㆍ무효 검사, 포인터 정렬판단, NORM, AIS,... -
FPGA를 이용한 JPEG Image Display Board 설계 및 구현
권병헌, 서범석, Kwon. Byong-Heon, Seo. Burm-Suk 한국디지털콘텐츠학회 디지털콘텐츠학회 논문지 6 Pages
한국디지털콘텐츠학회 디지털콘텐츠학회 논문지 2005, Vol.6 No.3 169-174 (6 pages)
본 논문은 Verilog HDL로 FPGA에 JPEG Decoder를 구현하여 TV에 JPEG 영상을 디스플레이 하기 위한 JPEG Image Display Board 설계 방법을 제안한다. 본 논문은 FPGA에 Decoder Algorithm을 구현하기 위한 효율적인 방안을 제시하였으며 JPEG Decoder Algorithm은 JPEG Standard Baseline에 기준으로 하여 설계 하였다. 압축된 JPEG bit stream을 저장하기 위하여 Nand Flash Memory를 사용하였으며, JPEG Decoding된 영상을 TV화면에서 확인하기 위하여 Video Encoder를 사용하였다. 또 한 JPEG 영상에 Text data를 쓰기 위하여 YCbCr의... -
The Analysis and Implementation of DVB-S2 BC mode ystem
이인기, 장대익, Lee. In-Ki, Chang. Dae-Ig 통신위성우주산업연구회 통신위성우주산업연구회논문지 5 Pages
통신위성우주산업연구회 통신위성우주산업연구회논문지 2008, Vol.3 No.2 38-42 (5 pages)
수신되어야 한다. 이를 위해서 방송사업자는 기존의 DVB-S 수신기에는 DVB-S 신호를, DVB-S2 수신기에는 DVB-S2 신호를 전송해야 한다. DVB-S2 수신기에서 DVB-S서비스를 수용하기 위해서는 DVB-S2 chip에 DVB-S 모듈이 구현되어야 한다. 이런 역호환성을 위해서 시스템에서는 계층적 변조 방식을 적용해야 하며, 시스템 마진을 만족하기 위해 본 논문에서는 편향각에 따른 시스템의 성능을 분석하였으며 또한 성능을 검증해 보았다. 그리고 본 방식을 검증하기 위해서 FPGA chip을 이용하여 테스트베드를 구현하였으며 이를 보인다. -
위성체용 2비트 오류검출 및 1비트 정정 FPGA 구현
노영환, 이상용, No. Yeong-Hwan, Lee. Sang-Yong 제어로봇시스템학회 제어·자동화·시스템공학 논문지 6 Pages
제어로봇시스템학회 제어·자동화·시스템공학 논문지 2000, Vol.6 No.2 228-233 (6 pages)
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FPGA를 이용한 유도 전동기의 디지털 전류 제어 시스템 구현
양오 대한전자공학회 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C 10 Pages
대한전자공학회 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C 1998, No.0 21-30 (10 pages)
소프트웨어적으로 가변 하도록 하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 퀵로직(Quick Logic)사의 pASIC 2 SpDE와 Synplify-Lite 합성툴을 이용하여 로직을 합성하였다. 또한 Verilog HDL 환경에서 최악의 상황들(worst cases)에 대한 최종 시뮬레이션이 성공적으로 수행되었다. 아울러 구현된 FPGA를 84핀 PLCC 형태의 FPGA로 프로그래밍 한 후 3상 유도전동기의 디지털 전류 제어 시스템에 적용하였다. 이를 위해 DSP(TMS320C31-40 MHz)와 FPGA, A/D 변환기 및 전류 변환기(Hall CT) 등을 이용하여 3상 유도 전동기의 디지털... -
Design and Implementation of DSP-based Satellite Modem Unit
Cho. Yong-Hoon, Ahn. Jae-Young, Kim. Won-Ho 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TE, 전문기술교육 10 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TE, 전문기술교육 2000, Vol.37 No.5 93-102 (10 pages)
위성통신 시스템의 디지털 모뎀의 기능 및 성능 규격들을 제시하고, 제시한 규격을 만족하는 위성모뎀의 구조 설계 및 구현에 대하여 기술한다. 다양하면서 융통성이 요구되는 위성모뎀의 규격들을 만족시키기 위하여 디지털 신호 처리기(DSP)와 프로그래머블 게이트 어레이(FPGA)를 기반으로 하여 설계 및 구현되었다. 구현된 위성모뎀은 DAMA-SCPC 위성통신 시스템에 통합하여 수행한 시험에서 안정된 동작과 제시된 기능 및 성능 규격을 모두 만족함을 검증하였다. 연속모드(at Eb/No=4.7, FEC=3/4) 에서 측정된 BER은 약 1×10E-4의...
