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231.

타원곡선 암호를 위한 시스톨릭 Radix-4 유한체 곱셈기 설계

박태근, 김주영, Park. Tae-Geun, Kim. Ju-Young 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 8 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2006, Vol.43 No.3 40-47 (8 pages)

박태근, 김주영, Park. Tae-Geun, Kim. Ju-Young 저

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타원곡선 암호 시스템에서 유한체 연산은 핵심적인 부분을 차지하고 있지만 곱셈의 경우 연산 과정이 복잡하여 이를 위한 효율적인 알고리즘 및 하드웨어 설계가 필요하다. 본 논문에서는 매우 큰 소수 m을 가지는 $GF(2^m)$상에서 효율적인 면적과 연산시간을 갖는 Radix-4 시스톨릭 곱셈기를 제안한다. 제안된 유한체 곱셈기는 표준기저 방식을 사용하였으며 수학적 정리를 통해 보다 효율적인 알고리즘을 제안하고 이를 VLSI 설계에 적합하도록 시스톨릭 구조를 이용하여 설계하였다. 제안된 구조는 기존의 병렬 곱셈기 및 직렬...
232.

Low-Swing 기술을 이용한 저 전력 CVSL 전가산기 설계

강장희, 김정범, Kang. Jang Hee, Kim. Jeong Beom 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 8 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2005, Vol.42 No.2 41-48 (8 pages)

강장희, 김정범, Kang. Jang Hee, Kim. Jeong Beom 저

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본 논문은 기존의 CVSL 전가산기 회로 내부에 Low-Swing 기술의 특성을 갖도록 NMOS 트랜지스터를 추가하여 감소된 출력전압으로 동작하는 CVSL 전가산기를 제안하였다. 또한 제안한 Low-Swing CVSL 전가산기를 이용하여 $8 imes8$ 병렬 곱셈기를 구성한 후 회로의 성능을 평가하였다. 본 논문에서 제안한 Low-Swing CVSL 전가산기 회로는 $13.1\%$의 전력감소와 $14.3\%$의 전력소모와 지연시간의 곱(power-delay-product) 감소가 이루어졌다 Hynix $0.35{mu}m$ 표준 CMOS 공정을 사용하여 HSPICE로 시뮬레이션하고 그 동작 특성을...
233.

비트 수준 슈퍼 시스톨릭 어레이의 설계

이재진, 송기용, Lee. Jae-Jin, Song. Gi-Yong 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 8 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2005, Vol.42 No.12 45-52 (8 pages)

이재진, 송기용, Lee. Jae-Jin, Song. Gi-Yong 저

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시스톨릭 어레이는 동일한 기능을 가지는 계산처리들을 동일한 형태로 연결하여, 다수의 자료에 반복적인 계산을 하도록 만들어진 병렬처리기로써 개념적으로 산술 파이프라인과 밀접한 관계를 갖는다. 시스톨릭 어레이 셀 내의 연산에 대한 고성능처리는 시스톨릭 어레이의 중요한 특징이다. 본 논문에서는 시스톨릭 어레이 셀 내의 동시성 처리를 높이기 위해 셀 내의 연산 중에서는 큰 지연 시간을 가지는 셀 내의 연산자를 다시 규칙성을 가지는 시스톨릭 어레이로 구성하는 비트 수준 슈퍼 시스톨릭 어레이 구조를 제안하고, 그 예로...
234.

오차범위 분석을 통한 고정길이 modified Booth 곱셈기의 최대오차 감소

조경주, 정진균, Cho. Kyung-Ju, Chung. Jin-Gyun 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 6 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2005, Vol.42 No.10 29-34 (6 pages)

조경주, 정진균, Cho. Kyung-Ju, Chung. Jin-Gyun 저

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최대 양자화 오차는 W 비트 입력으로부터 W 비트의 곱을 출력하는 고정길이 곱셈기의 성능에 많은 영향을 준다. 본 논문에서는 고정길이 modified Booth 곱셈기의 오차범위를 분석한 후 최대오차를 줄이기 위해 추가해야 하는 칼럼 수를 결정하는 방법을 제안한다. 또한, 오차범위 분석방법이 reduced-width 곱셈기 디자인 시에도 적용할 수 있음을 보인다. 시뮬레이션을 통해 제안한 오차분석 방법이 고정길이 modified Booth 곱셈기의 실제 디자인에 유용하게 사용될 수 있음을 보인다.
235.

확장체 GF($p^n$)에서 효율적인 다항식 곱셈 방법

장남수, 김창한, Chang. Namsu, Kim. Chang Han 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 8 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2005, Vol.42 No.5 23-30 (8 pages)

장남수, 김창한, Chang. Namsu, Kim. Chang Han 저

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확장체 GF($p^n$)의 구성에서 차수와 다항식 곱셈 방법은 밀접한 관련을 가진다. 기존의 다항식 곱셈 방법인 KO] 및 MSK 방법은 효율적으로 계수-곱셈 연산량을 줄인다. 그러나 이들 방법을 이용하여 확장체 곱셈을 구성할 경우, 일반적으로 해당하는 분할 방법의 배수가 되도록 패딩(Padding)하여 구성하지만 이에 대한 기준이 모호하며 계수-곱셈의 연산량이 최소가 되도록 패딩하는 방법 또한 제안되지 않았다. 본 논문에서는 확장체 곱셈을 효율적으로 구성할 수 있는 기본적인 성질과 계수-곱셈의 연산량이 최소가 되는 다항식...
236.

ECC 연산을 위한 가변 연산 구조를 갖는 정규기저 곱셈기와 역원기

이찬호, 이종호 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 7 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2003, Vol.40 No.12 80-86 (7 pages)

이찬호, 이종호 저

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타원곡선 암호(Elliptic Curve Crypto-graphy : ECC)는 기존의 어떤 공개키 암호 시스템보다 우수한 비트 당 안전도를 제공하고 있어 최근 큰 관심을 끌고 있다. 타원곡선 암호 시스템은 보다 작은 키 길이를 갖고 있어 시스템의 구현에 있어서 작은 메모리 공간과 적은 처리 전력을 필요로 하므로 다른 암호화 방식에 비해 임베디드 어플리케이션에 적용하는데 유리하다 본 논문에서는 제곱 연산이 용이한 정규기저로 표현된 유한체에서의 곱셈기를 구현하였다. 이 곱셈기는 타원곡선 암호에서 사용되는 GF(2193) 상에서 구현하였고,...
237.

부분곱 압축단을 줄인 32${ imes}$32 비트 곱셈기

홍상민, 김병민, 정인호, 조태원 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 12 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2003, Vol.40 No.6 447-458 (12 pages)

홍상민, 김병민, 정인호, 조태원 저

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고속동작을 하는 곱셈기는 DSP의 기본 블록 설계에 있어서 필수적이다. 전형적으로 신호처리분야에 있어서 반복 알고리듬은 다량의 곱셈연산을 필요로 하고, 이 곱셈연산을 첨가하고 실행하는데 사용된다. 본 논문은 32×32-b RST를 적용한 병렬 구조 곱셈기의 매크로 블록을 제시한다. Tree part의 속도를 향상시키기 위해 변형된 부분곱 발생 방법이 구조레벨에서 고안되었다. 이것은 4 레벨을 압축된 3 레벨로 줄였고, 4-2 압축기를 사용한 월리스 트리 구조에서도 지연시간을 감소시켰다. 또한, tree part가 CSA tree를 생성하기 위한...
238.

가상 캐리 예측 덧셈기와 PCI 인터페이스를 갖는 분할형 워드 기반 RSA 암호 칩의 설계

권택원, 최준림, Gwon. Taek-Won, Choe. Jun-Rim 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 8 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2002, Vol.39 No.8 34-41 (8 pages)

권택원, 최준림, Gwon. Taek-Won, Choe. Jun-Rim 저

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본 논문에서는 가상 캐리 예측 덧셈기(pseudo carry look-ahead adder)를 사용하여 분할형 워드 기반 RSA의 구현에 관한 방법을 제안하고 검증하였다. 효율적인 모듈라 곱셈기의 설계를 위해 병렬 2단CSA(carry-save adder) 구조를 사용하였으며 마지막 덧셈의 고속 처리를 위하여 캐리 발생과 지연시간이 짧은 가상 캐리 예측 덧셈기를 적용하였다. 제안한 모듈라 곱셈기는 분할형 워드를 기반으로하여 다음 모듈라 연산을 위해 매 클럭마다 쉬프트와 정렬 연산이 필요없기 때문에 하드웨어를 줄일 수 있으며 고속 모듈라 곱셈 연산을...
239.

유한체 $GF(2^m)$상의 고속 병렬 승산기의 설계

성현경, Seong. Hyeon-Kyeong 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 8 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 2006, Vol.43 No.5 36-43 (8 pages)

성현경, Seong. Hyeon-Kyeong 저

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본 논문에서는 $GF(2^m)$상에서 표준기저를 사용한 두 다항식의 승산을 비트-병렬로 실현하는 새로운 형태의 고속 병렬 승산기를 제안하였다. 승산기의 구성에 앞서, 피승수 다항식과 기약다항식의 승산을 병렬로 수행한 후 승수 다항식의 한 계수와 비트-병렬로 승산하여 결과를 생성하는 MOD 연산부를 구성하였다. MOD 연산부의 기본 셀은 2개의 AND 게이트와 2개의 XOR 게이트로 구성되며, 이들로부터 두 다항식의 비트-병렬 승산을 수행하여 승산결과를 얻도록 하였다. 이러한 과정을 확장하여 m에 대한 일반화된 회로의 설계를...
240.

Trinomial $GF(2^m)$ 승산기의 하드웨어 구성에 관한 연구

변기영, 윤광섭 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 8 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 2004, Vol.41 No.5 29-36 (8 pages)

변기영, 윤광섭 저

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본 논문에서는 m차 trinomial을 적용한 새로운 GF(2m)상의 승산기법과 그 구현회로를 제안하였다. 제안한 연산기법들을 각각 MR, PP 및 MS라 명칭한 연산모듈로 구현하였고, 이들을 조직화하여 새로운 GF(2m) 병렬 승산회로를 구성하였다. 제안된 GF(2m) 승산기의 회로복잡도는 ㎡ 2-입력 AND게이트와 ㎡-1 2-입력 XOR게이트이며, 연산에 소요되는 지연시간은 TA+(1+[log₂m])Tx이다. 제안된 연산기의 시스템 복잡도와 구성상의 특징을 타 연산기들과 비교하였고, 그 결과를 표로 정리하여 보였다. 제안된 승산기는 정규화된 모듈구조와...

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