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가변 클록 발생을 위한 DLL 주파수 합성기
이지현, 송윤귀, 최영식, 최혁환, 류지구 한국해양정보통신학회 한국해양정보통신학회논문지 5 Pages
한국해양정보통신학회 한국해양정보통신학회논문지 2004, Vol.8 No.6 1153-1157 (5 pages)
본 논문에서는 DLL(delay locked loop)에서의 프로그램 가능한 새로운 주파수 합성기를 제안하고자 한다. 일반적으로 주파수를 합성하기 위해서 PLL(phase locked loop)이 많이 이용되어 왔으며, locking 시간이 빠른 DLL 역시 주파수 합성에 이용되고 있다. 하지만 DLL의 경우 주파수를 합성하기 위해서는 따로 주파수를 체배하는 블록이 필요하다. 기존의 DLL에서 사용된 주파수 체배기는 주파수를 체배하는 배수가 한번 정해지면 바꿀 수 없다는 단점이 있다. 그러나 본 논문에서 제안하는 체배기는 입력주파수에 대해서 6배에서... -
CRLH 전송선로를 기반으로 한 다이플렉서를 이용한 주파수 체배기
김승환, 김영, 이영순, 윤영철, Kim. Seung-Hwan, Kim. Young, Lee. Young-Soon, Yoon. Young-Chul 한국항행학회 한국항행학회논문지 8 Pages
한국항행학회 한국항행학회논문지 2010, Vol.14 No.1 66-73 (8 pages)
본 논문에서는 CRLH 전송선로의 이중대역 특성을 이용한 다이플렉서를 기반으로 동작하는 주파수 체배기를 제안하였다. 이것은 비선형 소자로 만들어진 하모닉 발생기가 만들낸 체배 신호를 다이플렉서를 통과시켜 서로 다른 두 주파수 신호를 동시에 출력포트로 내보낸다. 다이플렉서는 동위상 전력 분배기, 0o/90o 위상 지연기 그리고 이중대역 쿼드러춰 하이브리드 결합기로 구성되어 있으며, 이것은 입력된 하모닉 신호중 원하는 한 신호만을 각각의 출력포트로 내보내며 그 밖의 신호는 모두 억압한다. 이와 같은 기능이 동작하는지... -
다중 대역 레이더 탐지기용 광대역 주파수 체배 VCO 구현에 관한 연구
박욱기, 강석엽, 고민호, 박효달, Park. Wook-Ki, Kang. Suk-Youb, Go. Min-Ho, Park. Hyo-Dal 한국통신학회 한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신 8 Pages
한국통신학회 한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신 2005, Vol.30 971-978 (8 pages)
본 논문에서는 X/K/Ka 대역 레이더 탐지기(RD : Radar Detector)에 사용 가능한 주파수 체배기를 이용한 전압제어 발진기(VCO : Voltage Controlled Oscillator)를 설계 제작하였다. 기존 레이더 탐지기에 사용된 VCO는 좁은 대역폭과 느린 주파수 가변 속도, 높은 주파수로 인한 양산성의 불안정 등 문제점이 있었다. 이 모든 단점을 개선한 주파수 체배기를 이용한 VCO를 설계 제작하였다. 연구된 주파수 체배 VCO는 측정 결과 발진 주파수는 11.27 GHz, 그때의 출력 전력은 3.64 dBm이며, 바랙터 다이오드에 인가되는 제어 전압을 0... -
역 E급 2.9 GHz/5.8 GHz 주파수 체배기 설계
김태훈, 주재현, 구경헌, Kim. Tae-Hoon, Joo. Jae-Hyun, Koo. Kyung-Heon 한국전자파학회 韓國電磁波學會論文誌 6 Pages
한국전자파학회 韓國電磁波學會論文誌 2011, Vol.22 No.2 148-153 (6 pages)
본 논문에서는 2.9 GHz 입력 신호를 인가하여 5.8 GHz 대의 무선 랜 신호를 생성하는 역 E급 주파수 체배기를 설계하였다. 설계된 역 E급 주파수 체배기는 기존에 제시된 E급 주파수 체배기보다 작은 인덕턴스 소자값을 사용하고 낮은 피크 드레인 전압에 의해 트랜지스터에 걸리는 부담이 적어진다. 측정한 결과 5.8 GHz에서 15dBm이 인가됐을 때 출력 전력은 21 dBm, 체배 이득은 6 dB, 전력 부가 효율은 35 %의 특성을 나타내었다. -
기준 클럭 발생을 위한 저 젼력, 저 잡음 DLL기반 주파수 체배기
김형필, 황인철, Kim. Hyung Pil, Hwang. In Chul 한국산업정보학회 한국산업정보학회논문지 6 Pages
한국산업정보학회 한국산업정보학회논문지 2013, Vol.18 No.5 9-14 (6 pages)
본 논문은 DLL 기술을 사용하여서 낮은 위상잡음을 갖는 주파수 체배기를 설계 하였다. VCDL은 공통모드 잡음을 줄이기 위해서 차동구조를 이용하여 설계 되었다. 이번 설계는 65nm, 1.2V TSMC CMOS 공정을 이용 하였고, 동작 주파수 범위는 10MHz에서 24MHz로 측정되었다. TCXO를 기준 주파수로 사용하여 위상잡음을 측정하였을 때 38.4MHz의 출력에서 1MHz offset 기준으로 -125dBc/Hz가 측정되었다. 총 면적은 $0.032mm^2$을 사용하였고, 출력 버퍼를 포함하여 총 1.8mA의 전류를 칩에서 소비하였다.