최근에 SoC 버스구조의 대안으로 NoC가 대두되고 있으며, NoC에서 다중클럭이 사용되어 클럭의 주파수는 같지만 clock skew 등으로 인한 위상차이가 발생하므로 데이터 전송 시에 클럭에 대한 동기회로가 사용되고 있다. 본 논문에서는 NoC 클럭의 위상차가 발생하는 경우 데이터의 손실이 발생할 수 있는 불안정상태 (metastability)를 정의하고 분석한다. 180nm CMOS 공정 파라미터를 사용하여 래치와 플립플롭을 설계하고, 1GHz 클럭을 사용하여 모의실험을 수행하였다. 모의실험 결과에서 출력에 로직 1과 0이 아닌 중간 값을 가지는 불안정상태를 래치와 플립플롭에서 확인하였다. 그리고 불안정상태 값이 상당히 긴 시간 동안 존재하여 온도, 공정변수, 전원 크기 등의 주변 환경에 의하여 출력 값이 변할 수 있어 입력값을 손실할 수 있다는 것을 확인하였으며, 이러한 결과는 NoC에서 위상차 동기회로 설계 시에 유용하게 사용될 수 있을 것이다.
Bus architecture of SoC has been replaced by NoC in recent years. Noc uses the multi-clock domains to transmit and receive data between neighbor network interfaces and they have same frequency, but a phase difference because of clock skew. So a synchronizer is used for a mesochronous frequency in interconnection between network interfaces. In this paper the metastability is defined and analyzed in a D latch and a D flip-flop to search the possibilities that data can be lost in the process of sending and receiving data between interconnects when a local frequency and a transmitted frequency have a phase difference. 180nm CMOS model parameter and 1GHz are used to simulate them in HSpice. The simulation results show that the metastability happens in a latch and a flip-flop when input data change near the clock edges and there are intermediate states for a longer time as input data change closer at the clock edge. And the next stage can lose input data depending on environmental conditions such as temperature, processing variations, power supply, etc. The simulation results are very useful to design a mescochronous synchronizer for NoC.
