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Fractional 스퍼 감쇄 위상/주파수검출기를 이용한 fractional-N 주파수 합성기
최영식, 최혁환, Choi. Young-Shig, Choi. Hyek-Hwan 한국정보통신학회 한국정보통신학회논문지 7 Pages
한국정보통신학회 한국정보통신학회논문지 2011, Vol.15 No.11 2444-2450 (7 pages)
본 논문에서는 다중 위상주파수검출기를 사용하여 fractional 스퍼를 줄이는 주파수 합성기를 제안하였다. 기존의 fractional-N 위상고정루프에서 발생하는 스퍼를 줄여주는 구조의 위상주파수 검출기를 사용하여 fractional-N 위상고정루프에서 fractional 스퍼를 억제할 수 있는 주파수 합성기를 설계하였다. 제안된 구조는 두 가지의 에지 검출 방식을 갖는 새로운 구조의 위상주파수검출기를 사용하여 위상주파수검출기의 출력 신호의 최대 폭을 제한하여 fractional 스퍼의 크기를 줄이도록 하였다. 제안된 주파수 합성기는... -
고선형성을 갖는 Ka대역 FMCW 센서
김재환, 이성주, 권혁자, 양영구, Kim. Jaehwan, Lee. Sungju, Kwon. Hyukja, Yang. Youngoo 한국전자파학회 韓國電磁波學會論文誌 8 Pages
한국전자파학회 韓國電磁波學會論文誌 2014, Vol.25 No.6 671-678 (8 pages)
방식의 경우에는 전압 제어 발진기 자체의 비선형 영향으로 인해 센서에서 검출하고자 하는 비트 주파수(beat frequency)에 변동(drift)이 발생하게 되어 그로부터 추출된 정보의 정확도가 저하되거나, 잘못 해석될 수 있는 오류를 갖게 된다. 이러한 비선형 영향을 배제하기 위해 본 연구에서는 직접 주파수 합성기(direct digital synthesizer)와 위상 동기 루프(phase locked loop)를 포함한 하이브리드 방식의 신호 생성 방안을 적용하여 고선형성을 갖는 FMCW 신호를 생성하였고, 제작 후 시험을 통해 FMCW 센서에서 검출한 비트... -
DAC를 이용한 Offset-PLL 설계 및 제작
임주현, 송성찬, Lim. Ju-Hyun, Song. Sung-Chan 한국전자파학회 韓國電磁波學會論文誌 7 Pages
한국전자파학회 韓國電磁波學會論文誌 2011, Vol.22 No.2 258-264 (7 pages)
본 논문은 GSM(Global System for Mobile communications)에서 주로 사용되는 Offset-PLL(Phase Locked Loop) 방식을 사용하여 낮은 위상 잡음과 빠른 위상 고정 시간, 우수한 불요파 특성을 갖는 주파수 합성기를 설계 제작하였다. 제안된 주파수 합성기의 구조는 3번의 주파수 하향 변환을 통해 낮은 위상 잡음 갖도록 하였으며, 높은 주파수 해상도를 갖도록 세 개의 offset 주파수중 최종 offset 주파수를 DDS(Direct Digital Synthesizer)를 이용하여 생성하였다. 또한, 빠른 스위칭 속도를 가질 수 있도록 DAC(Digital to Analog... -
소형화된 Ka-대역 주파수 합성기 모듈 설계 및 제작
김현미, 양승식, 이만희, 염경환, Kim. Hyun-Mi, Yang. Seong-Sik, Lee. Man-Hee, Yeom. Kyung-Whan 한국전자파학회 韓國電磁波學會論文誌 11 Pages
한국전자파학회 韓國電磁波學會論文誌 2007, Vol.18 No.5 511-521 (11 pages)
본 논문에서는 복합 소형화된 Ka-대역 주파수 합성기 모듈을 제작하였다. 본 논문을 통하여 소형화 구성시 배치 방법과 체계적인 검증 방법을 제시하였다. 제작된 주파수 합성기는 X-대역 전압 제어 발진기(VCO: Voltage Controlled Oscillator)의 주파수를 3체배하여 구성하였으며, 제작된 모듈은 500 MHz 주파수 가변 범위와 약 14 dBm의 출력 전력, 그리고 100 kHz 오프셋 주파수에서 -96.17 dBc/Hz의 위상 잡음 특성을 보여주고 있다. -
3단 구성의 디지털 DLL 회로
박철우, 강진구, Park. Chul-Woo, Kang. Jin-Ku 한국전기전자학회 전기전자학회논문지 9 Pages
한국전기전자학회 전기전자학회논문지 2002, Vol.6 No.1 21-29 (9 pages)
해상도의 DLL(Delay Locked Loop)를 제안하였다. 제안된 회로는 위상 검출기, 지연 선택 블록, 그리고 각각의 지연 체인을 가지는 Coarse, Fine 그리고 Ultra Fine 위상조정 블록의 삼 단의 형식으로 되어 있다. 첫 번째 단은 Ultra Fine 위상조정블록으로 고 해상도를 얻기 위하여 Vernier Delay Line을 사용하였다. 두 번째와 세 번째 단은 Coarse와 Fine 위상조정블록으로 각각의 단위 지연 체인을 이루는 단위 지연 소자의 해상도 만큼의 위상 제어를 하게 되며, 두 단은 상당히 비슷한 구조를 이루고 있다. 회로는 HSPICE를 이용하여... -
고주파용 소형 저 위상잡음 주파수 합성기 설계에 관한 연구
김태영, Kim. Tae-Young 한국군사과학기술학회 韓國軍事科學技術學會誌 8 Pages
한국군사과학기술학회 韓國軍事科學技術學會誌 2012, Vol.15 No.4 450-457 (8 pages)
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A Clock Regenerator using Two 2nd Order Sigma-Delta Modulators for Wide Range of Dividing Ratio
Oh. Seung-Wuk, Kim. Sang-Ho, Im. Sang-Soon, Ahn. Yong-Sung, Kang. Jin-Ku 대한전자공학회 Journal of semiconductor technology and science 8 Pages
대한전자공학회 Journal of semiconductor technology and science 2012, Vol.12 No.1 10-17 (8 pages)
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개선된 자동 주파수 보정회로를 이용한 광대역 클록 발생기 설계
정상훈, 유남희, 조성익, Jeong. Sang-Hun, Yoo. Nam-Hee, Cho. Seong-Ik 대한전기학회 전기학회논문지= The Transactions of the Korean Institute of Electrical Engineers 4 Pages
대한전기학회 전기학회논문지= The Transactions of the Korean Institute of Electrical Engineers 2011, Vol.60 No.2 451-454 (4 pages)
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광 디스크 드라이브의 강인한 데이터-클럭 등화기 필터계수 선정
염동회, 김진규, 주영훈, Yeom. Dong-Hae, Kim. Jin-Kyu, Joo. Young-Hoon 대한전기학회 전기학회논문지= The Transactions of the Korean Institute of Electrical Engineers 4 Pages
대한전기학회 전기학회논문지= The Transactions of the Korean Institute of Electrical Engineers 2010, Vol.59 No.4 793-796 (4 pages)
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동위상 클럭라인을 이용한 멀티칩 시스템 클럭 신호 분배 및 동기화 기법
허강인, 김성진, 김현수, 문 규 인문사회과학기술융합학회 예술인문사회융합멀티미디어논문지 8 Pages
인문사회과학기술융합학회 예술인문사회융합멀티미디어논문지 2016, 제 6권 제 11호 53 577-584 (8 pages)