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A Low Jitter and Fast Locking Phase-Lock Loop with Adaptive Bandwidth Controller
Song. Youn-Gui, Choi. Young-Shig 한국해양정보통신학회 International journal of maritime information and communication sciences 5 Pages
한국해양정보통신학회 International journal of maritime information and communication sciences 2005, Vol.3 No.1 18-22 (5 pages)
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저전력과 고속 록킹 알고리즘을 갖는 DLL(Delay-Locked LooP) 설계
경영자, 이광희, 손상희 한국통신학회 한국통신학회논문지. The Journal of Korea Information and Communications Society. 통신이론 및 시스템 6 Pages
한국통신학회 한국통신학회논문지. The Journal of Korea Information and Communications Society. 통신이론 및 시스템 2001, Vol.26 255-260 (6 pages)
특정을 가지면서 locking 속도가 빠른 Register Controlled DLL(Delay-Locked Loop)을 설계하였다. Locking 속도의 향상을 위해 제안한 알고리즘은 coarse와 fine controller를 각각 동작시키는 것으로, phase detector에서 출력되는 up/down 신호를 먼저 coarse controller에 인가하여 외부 클럭과 내부 클럭의 큰 위상차를 줄이고, coarse controller를 고정시킨 상태에서 up/down 신호를 fine controller에 인가하여 미세 지연 시간을 조정하도록 하는 것이다. 또한 제안한 DLL은 dual controller를 사용하지만 locking 동작시 한 개의... -
A Fast Locking Dual-Loop PLL with Adaptive Bandwidth Scheme
송윤귀, 최영식, Song. Youn-Gui, Choi. Young-Shig 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2008, Vol.45 No.5 65-70 (6 pages)
본 논문에서는 루프 대역폭을 조절하여 빠른 위상 고정 시간을 갖는 새로운 구조의 이중 루프 위상고정루프를 제안하였다. 위상고정루프가 out-lock 상태일 때는 채널 간격의 1/10보다 더 큰 대역폭을 갖도록 하였으며, in-lock 부근에서는 채널 간격의 1/10 보다 더 작은 좁은 대역폭을 갖도록 하였다. 제안된 위상고정루프는 표준 CMOS $0.35{mu}m$ 공정으로 HSPICE를 이용하여 설계 하였다. 시뮬레이션 결과 PLL의 대역폭을 200KHz 채널 간격 보다 14배 크게 하여 80MHz의 주파수를 변화시키는데 $50{mu}s$의 빠른 위상고정 시간을... -
Analysis of PLL Phase Noise Effect for High Data-rate Underwater Communications
Lee. Chong-Hyun, Bae. Jin-Ho, Hwang. Chang-Ku, Lee. Seung-Wook, Shin. Jung-Chae 한국해양공학회 International journal of ocean system engineering 6 Pages
한국해양공학회 International journal of ocean system engineering 2011, Vol.1 No.4 205-210 (6 pages)