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고순도 스펙트럼과 초고속 스위칭 속도의 PLL 주파수 합성기 설계
이현석, 손종원, 안병록, 유흥균 한국통신학회 한국통신학회논문지. The Journal of Korea Information and Communications Society. 네트워크 및 서비스 6 Pages
한국통신학회 한국통신학회논문지. The Journal of Korea Information and Communications Society. 네트워크 및 서비스 2001, Vol.26 1464-1469 (6 pages)
본 논문에서는 디지털 하이브리드 위상고정루프(Digital Hybrid Phase-Locked Loop, DHPLL) 주파수 합성기 구조에서 고 순도 스펙트럼과 초고속 스위칭 속도를 위한 설계기술을 제안한다. D/A 변환기 출력으로 전압제어발진기(Voltage Controlled Oscillator, VCO)를 구동하는 개 루프(open-loop) 구성 방식과 기존 위상고정루프(Phase Locked Loop, PLL)의 폐 루프(closed-loop) 구성 방식을 혼합한 하이브리드 구조의 주파수 합성기를 고려하여, 시스템 변수(개 루프 대역과 위상 여유)와 성능 파라미터(정착시간, 위상 잡음, 그리고... -
PLL 기법을 이용한 단상 PWM 인버터의 정상상태 성능개선
정세교, 이대식 전력전자학회 전력전자학회 논문지 8 Pages
전력전자학회 전력전자학회 논문지 2004, Vol.9 No.4 356-363 (8 pages)
PWM 인버터의 정밀 전압제어 기법을 다루었으며 정상상태에서 전압 오차를 최소화하기 위해 phase-locked loop(PLL) 기법을 이용한 새로운 전압 제어 방법을 제안하였다. 제안된 제어기법에서는 출력 커패시터 전압과 전류를 이용하여 PLL 보상기를 구성하였으며 주제어기에 PLL 보상기를 추가하여 출력 전압의 정상상태 성능을 개선하였다. 제안된 방법의 타당성을 검증하기 위하여 시뮬레이션과 실험을 수행하였으며, 그 결과 기존의 방법에 비해 정상상태 전압제어 성능과 Total Harmonic Distortion(THD)이 현저히 개선됨을 입증할 수... -
위상잡음 해석을 이용한 RSSI용 PLL 주파수합성기 설계
김남태, 정재한, 송한정, Kim. Nam-Tae, Jeong. Jae-Han, Song. Han-Jung 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 7 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 2011, Vol.48 No.12 28-34 (7 pages)
본 논문에서는 위상잡음 해석을 이용하여 RSSI(receiver signal strength indicator)용 PLL 주파수 합성기를 설계한다. PLL의 위상잡음, 잠금시간(lock time) 및 스퍼(spur) 억제 능력은 루프 요소의 성능과 루프 필터에 의하여 결정되므로, 합성기의 요구 성능은 PLL 요소의 잡음 성능과 루프 전달함수를 최적화함으로써 구할 수 있다. 이의 응용 예로써, 2.288GHz에서 동작하는 RSSI용 PLL 주파수 합성기를 위상잡음 해석을 이용하여 설계하며, 실험을 통하여 설계의 타당성을 입증한다. -
동작온도에 무관한 Frequency-to-Voltage 변환 회로
최진호, 유영중, Choi. Jin-Ho, Yu. Young-Jung 한국해양정보통신학회 한국해양정보통신학회논문지 6 Pages
한국해양정보통신학회 한국해양정보통신학회논문지 2007, Vol.11 No.5 949-954 (6 pages)
공정을 이용하여 동작온도에 무관한 FVC(Frequency-to-Voltage Convener) 회로를 제안한다. FVC는 FLL(Frequency Locked Loop)의 핵심 회로로서 주파수 신호를 전압신호로 변환하는 회로이다. FLL 회로는 PLL(Phase-Locked Loop) 회로 같이 고정된 주파수 신호를 생성하는 회로지만, PLL과는 달리 위상비교기, charge pump, 저역 필터 등이 필요치 않아 간단히 회로를 구성할 수 있다. FVC 회로의 설계는 $0.25{mu}m$ CMOS 공정을 이용하였다. 설계되어진 회로의 입력 주파수는 70MHz에서 140MHz를 사용하였다. 회로의 시뮬레이션 결과... -
51-위상 출력 클록을 가지는 CMOS 위상 고정 루프
이필호, 장영찬, Lee. Pil-Ho, Jang. Young-Chan 한국정보통신학회 한국정보통신학회논문지 7 Pages
한국정보통신학회 한국정보통신학회논문지 2014, Vol.18 No.2 408-414 (7 pages)
논문에서는 125 MHz 목표 주파수의 51-위상 출력 클록을 가지는 전하 펌프 위상 고정 루프(PLL)를 제안한다. 제안된 위상 고정 루프는 51-위상 클록을 출력하면서 최대 동작 주파수를 확보하기 위해 세 개의 전압 제어 발진기(VCO)를 사용한다. 17 단의 지연 소자는 각각의 전압 제어 발진기를 구성하며, 51-위상 클록 사이의 위상 오차를 줄이는 저항 평준화 구조는 세 개의 전압 제어 발진기를 결합시킨다. 제안된 위상 고정 루프는 공급전압 1.0 V의 65 nm 1-poly 9-metal CMOS 공정을 사용한다. 동작 주파수 125 MHz에서 시뮬레이션된... -
위상차 전압 변환기를 이용한 Fractional-N 위상고정루프
이상기, 최영식, Lee. Sang-Ki, Choi. Young-Shig 한국정보통신학회 한국정보통신학회논문지 9 Pages
한국정보통신학회 한국정보통신학회논문지 2012, Vol.16 No.12 2716-2724 (9 pages)
본 논문에서는 기존의 fractional-N 위상고정루프의 가장 큰 문제점인 fractional 스퍼를 억제하기 위해 위상차-전압 변환기(Phase Difference-to-Voltage Converter : PDVC)를 도입하였다. PDVC는 위상주파수 검출기 출력 신호의 위상차에 따라 전하펌프의 전류량을 조절한다. 제안한 구조는 위상 주파수 검출기(phase frequency detector) 신호들의 위상차가 커지면 전하펌프(charge pump) 전류를 감소시켜 fractional 스퍼를 줄일 수 있는 구조이다. 회로는 1.8V $0.18{mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을... -
주파수 체배기와 PLL을 이용한 10 GHz 생체 신호 레이더 시스템
명성식, 안용준, 문준호, 장병준, 육종관, Myoung. Seong-Sik, An. Yong-Jun, Moon. Jun-Ho, Jang. Byung-Jun, Yook. Jong-Gwan 한국전자파학회 韓國電磁波學會論文誌 10 Pages
한국전자파학회 韓國電磁波學會論文誌 2010, Vol.21 No.2 208-217 (10 pages)
논문에서는 주파수 체배기와 위상 동기화 회로(Phase-Locked Loop: PLL)를 이용한 주파수 합성기를 이용한 10 GHz 대역에서 동작하는 생체 신호 레이더를 제안하였다. 제안된 10 GHz 대역 생체 레이더는 2.5 GHz 전압 제어 발진기와 PLL을 이용하여 발생된 위상 잡음 특성이 매우 뛰어나고 안정적인 정현 신호를 이용하여 뛰어난 생체 신호 검출 성능을 보인다. 또한 10 GHz 대역에서 PLL을 구현하기 어려운 점을 해결하기 위하여 2.5 GHz 대역에서 PLL을 이용하여 발생된 신호를 주파수 체배기를 이용하여 10 GHz 대역 신호를 발생시키는... -
고속 PLL을 위한 이중구조 PFD
조정환, 정정화 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TE, 전문기술교육 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TE, 전문기술교육 2002, Vol.39 No.1 16-21 (6 pages)
본 논문에서는 TSPC(True Single Phase Clocking) CMOS 회로를 이용하여 출력특성을 향상시킨 고속 PLL을 위한 이중구조 PFD(Phase Frequency Detector)를 제안한다. 넓은 dead zone과 긴 지연시간을 갖고 있는 기존의 3-state PFD는 고속 동작에 사용되는 PLL(Phase-Locked Loop)에서 사용하는 것은 부적합하다. 이러한 3-state PFD의 단점을 해결하기 위하여 다이내믹 CMOS 논리회로로 구현된 다이내믹 PFD는 duty cycle의 변화에 따라 지터 잡음을 발생하는 문제점을 갖는다. 이러한 문제를 해결하기 위하여 TSPC 회로와 이중구조를... -
2단 DC-DC 컨버터로 구성된 배터리 에너지저장용 계통연계형 전력변환장치
박아련, 김도현, 김경태, 한병문, 이준영, Park. Ah-Ryeon, Kim. Do-Hyun, Kim. Kyeong-Tae, Han. Byung-Moon, Lee. Jun-Young 대한전기학회 전기학회논문지= The Transactions of the Korean Institute of Electrical Engineers 9 Pages
대한전기학회 전기학회논문지= The Transactions of the Korean Institute of Electrical Engineers 2012, Vol.61 No.12 1848-1856 (9 pages)
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A Clock Regenerator using Two 2nd Order Sigma-Delta Modulators for Wide Range of Dividing Ratio
Oh. Seung-Wuk, Kim. Sang-Ho, Im. Sang-Soon, Ahn. Yong-Sung, Kang. Jin-Ku 대한전자공학회 Journal of semiconductor technology and science 8 Pages
대한전자공학회 Journal of semiconductor technology and science 2012, Vol.12 No.1 10-17 (8 pages)