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Fabrication and Electrical Properties of Local Damascene FinFET Cell Array in Sub-60nm Feature Sized DRAM
Kim. Yong-Sung, Shin. Soo-Ho, Han. Sung-Hee, Yang. Seung-Chul, Sung. Joon-Ho, Lee. Dong-Jun, Lee. Jin-Woo, Chung. Tae-Young 대한전자공학회 Journal of semiconductor technology and science 7 Pages
대한전자공학회 Journal of semiconductor technology and science 2006, Vol.6 No.2 61-67 (7 pages)
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Data Retention Time and Electrical Characteristics of Cell Transistor According to STI Materials in 90 nm DRAM
Shin. S.H., Lee. S.H., Kim. Y.S., Heo. J.H., Bae. D.I., Hong. S.H., Park. S.H., Lee. J.W., Lee. J.G., Oh. J.H., Kim. M.S., Cho. C.H., Chung. 대한전자공학회 Journal of semiconductor technology and science 7 Pages
대한전자공학회 Journal of semiconductor technology and science 2003, Vol.3 No.2 69-75 (7 pages)
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고분자전기재료의 전기전도기구
윤문수 대한전기학회 전기학회지= The Processing of the Institute of Electrical Engineers 7 Pages
대한전기학회 전기학회지= The Processing of the Institute of Electrical Engineers 1986, Vol.35 No.5 301-307 (7 pages)
본고의 내용은 다음과 같다. 1. 전기전도기구 1.1 전자성전도 1.2 이온성 전도 1.3 이동도의 측정 1.4 광전도 1.5 전도기구에 미치는 Doping효과 -
Gated Diode의 항복전압에 관한 해석적 표현
윤상복, 최연익, Yun. Sang-Bok, Choe. Yeon-Ik 대한전기학회 전기학회논문지. The transactions of the Korean Institute of Electrical Engineers. C/ C, 전기물성·응용부문 3 Pages
대한전기학회 전기학회논문지. The transactions of the Korean Institute of Electrical Engineers. C/ C, 전기물성·응용부문 2000, Vol.49 No.5 299-301 (3 pages)
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보론 도핑에 따른 CdS 박막 및 CdS/CdTe 태양전지 특성
이재형, 이호열, 박용관, Lee. Jae-Hyeong, Lee. Ho-Yeol, Park. Yong-Gwan 대한전기학회 전기학회논문지. The transactions of the Korean Institute of Electrical Engineers. C/ C, 전기물성·응용부문 7 Pages
대한전기학회 전기학회논문지. The transactions of the Korean Institute of Electrical Engineers. C/ C, 전기물성·응용부문 1999, Vol.48 No.8 563-569 (7 pages)
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실리콘 건식식각과 습식식각을 이용한 신경 신호 기록용 탐침형 반도체 미세전극 어레이의 제작
신동용, 윤태환, 황은정, 오승재, 신형철, 김성준 대한의용생체공학회 의공학회지 6 Pages
대한의용생체공학회 의공학회지 2001, Vol.22 No.2 145-150 (6 pages)
microelectrode array, 일명 SNU probe)를 제작하였다. 붕소를 확산시켜 생성된 고농도 p-type doping된 p＋ 영역을 습식식각 정지점으로 사용하는 기존의 방법과 달리 실리콘 웨이퍼의 앞면을 건식식각하여 원하는 탐침 두께만큼의 깊이로 트렌치(trench)를 형성한 후 뒷면을 습식식각하는 방법으로 탐침 형태의 미세 구조를 만들었다. 제작된 반도체 미세전극 어레이의 탐침 두께는 30 $mu extrm{m}$이며 실리콘 건식식각을 위한 마스크로 6 $mu extrm{m}$ 두께의 LTO(low temperature oxide)를 사용하였다. 탐침의 두께는 개발된 본...