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디스플레이 인터페이스에 적용된 6 Gbps급 송신기용 PLL(Phase Locked Loop) 설계
유병재, 조현묵, Yu. Byeong-Jae, Cho. Hyun-Mook 한국전기전자학회 전기전자학회논문지 6 Pages
한국전기전자학회 전기전자학회논문지 2013, Vol.17 No.1 16-21 (6 pages)
최근 주파수 합성기는 협대역으로 설계를 하거나 광대역 주파수 합성기의 경우 이중루프구조로 설계하여 위상잡음을 줄이는 방식을 사용하고 있다. 그러나 이중루프구조의 주파수 합성기는 전압제어발진기의 중심주파수 불일치와 추가적인 루프를 필요로 하는 단점을 가지고 있다. 본 논문에서는 800Mhz ~ 3Ghz를 지원하는 새로운 구조의 단일루프 형태의 다중제어 광대역 주파수 합성기를 제안한다. 본 논문의 주파수 합성기의 전압제어발진기는 Coarse 제어 전압과 Fine제어전압을 고정되며, 최종적으로 낮은 Kvco를 가지게 된다.... -
Fractional-N PLL (Phase-Locked Loop) 주파수 합성기 설계
김선철, 원희석, 김영식, Kim. Sun-Cheo, Won. Hee-Seok, Kim. Young-Sik 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 2005, Vol.42 No.7 35-40 (6 pages)
논문에서는 900MHz 대역 중저속 무선 통신용 칩에 이용되는 3차 ${Delta}{sum}$ modulator를 사용한 Fractional-N PLL 주파수 합성기를 설계 및 제작하였다 우수한 위상노이즈 특성을 얻기 위해 노이즈 특성이 좋은LC VCO를 사용하였다. 그리고 고착시간을 줄이기 위해서 Charge Pump의 펌핑 전류를 주파수 천이 값에 따라 조절할 수 있도록 제작하였고 PFD의 참조 주파수를 3MHz까지 높였다. 또한 참조 주파수를 높이는 동시에 PLL의 최소 주파수 천이 간격을 10KHz까지 줄일 수 있도록 하기위하여 36/37 Fractional-N 분주기를 제작하였... -
Mobile Application을 위한 All Digital Phase-Locked Loop 연구 동향
신재욱, 신현철, Sin. Jae-Uk, Sin. Hyeon-Cheol 한국통신학회 정보와 통신 : 한국통신학회지 7 Pages
한국통신학회 정보와 통신 : 한국통신학회지 2011, Vol.28 No.11 9-15 (7 pages)
인해 디지털회로는 속도향상 소모전력 감소로 성능이 매우 많이 향상되었지만, Analog/RF 회로는 동작전압감소, 공정변화심화 등으로 인해 심각한 성능저하가 나타나고 있다. 이에 기존의 전하펌프 기반 아날로그 PLL에 대한 대안으로 All Digital PLL(ADPLL)이 개발되고 이미 상용제품에 적용되고 있다. 하지만 그 성능은 데이터변환 회로인 TDC와 DCO의 제한된 해상도로 인해 개선이 많이 필요하다. 이 두 회로는 ADPLL의 성능에 가장 큰 영향을 미치므로 본 논문에서는 지금까지 발표된 TDC와 DCO 구현사례를 중심으로 ADPLL의... -
Tracking analog-to-digital 변환기를 이용한 digital phase-locked loop
차수호, 유창식, Cha. Soo-Ho, Yoo. Chang-Sik 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2005, Vol.42 No.9 35-40 (6 pages)
본 논문에서는 1.6Gb/s에서 동작하는 digitally controlled phase-locked loop (DCPLL)를 제안한다. DCPLL은 일반적인 아날로그 PLL과 tracking analog-to-digital 변환기를 결합한 구조이다. 제안한 DCPLL에서는 tracking ADC의 출력이 voltage controlled oscillator (VCO)의 제어 전압을 생성한다. 일반적으로 사용되는 digital PLL (DPLL)은 digitally controlled oscillator (DCO)와 time-to-digit converter (TDC)로 구성된다 DCO와 TDC를 사용한 DPLL은 시간 스텝이 작을 수 록 jitter 특성이 향상되지만 전력소모는 커진다. 이... -
PAA(Pad Area Array)을 이용한 ITS RF 모듈의 3차원적 패키지 구현
지용, 박성주, 김동영, Ji. Yong, Park. Seong-Ju, Kim. Dong-Yeong 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 10 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2001, Vol.38 No.1 13-22 (10 pages)
구성되는 회로를 특성 임피던스 정합과 시스템의 동작 안정도를 고려하여, 기능별로는 송신부, 수신부, PLL(Phase Locked Loop)부, 전원부로 분할하였고 주파수별로는 224㎒, 21.4㎒, 및 450㎑∼DC의 주파수 대역으로 분할하여 설계하였다. RF 회로 모듈을 구현하는 과정에서 224㎒ 대역에서 동작하는 송신부와 수신부 증폭회로는 설계치와 일치하는 18.9㏈, 23.9㏈의 이득, PLL부와 전원부는 위상 고정, 정전원 입력의 동작특성을 최대화시킬 수 있었다. 3차원 구조의 RF 모듈은 2차원의 평면구조의 단일 기판 구성방법과 비교하여 부피... -
디지탈 하이브리드 위상고정루프(DH-PLL) 주파수 합성기의 위상잡음 분석
이현석, 손종원, 유흥균 한국전자파학회 韓國電磁波學會論文誌 8 Pages
한국전자파학회 韓國電磁波學會論文誌 2002, Vol.13 No.7 649-656 (8 pages)
디지탈 하이브리드 위상고정루프(DH-PLL: Digital Hybrid Phase-Locked Loops)의 위상잡음을 분석하였다. 기존 위상고정루프에 비하여, 디지탈 하이브리드 위상고정루프는 D/A 변환기에서 발생하는 잡음이 전체 출력위상잡음에 추가되므로 위상잡음이 증가되는 문제점이 있다. 입력기준신호, D/A 변환기, 그리고 전압제어발진기(VCO: Voltage Controlled Oscillator)를 주요 잡음원으로 고려하여, 이것에 의한 위상잡음을 해석적으로 분석하였다. 또한 폐루프 대역과 주파수 합성 분주비(hi)에 따른 위상잡음의 변화를 연구하여 디지탈... -
정상분 전압 관측기를 이용한 불평형 3상 전원의 PLL
김형수, 최종우, Kim. Hyeong-Su, Choi. Jong-Woo 전력전자학회 전력전자학회 논문지 7 Pages
전력전자학회 전력전자학회 논문지 2008, Vol.13 No.2 145-151 (7 pages)
전압 관측기를 이용한 PLL(Phase Locked Loop) 방법을 제안한다. 제안된 PLL 방법은 기존의 전역 통과 필터(APF, All Pass Filter)를 이용하여 불평형 전원전압으로부터 정상분 전압을 구하는 것과는 달리 전차원 상태관측기를 사용함으로써 불평형사고 발생 시 추정위상각의 과도상태 응답특성을 개선하였다. 기존의 정상분 전압 추출 PLL 방법과 본 논문에서 제안된 PLL 방법의 성능을 비교하기 위해, 전원단 전압에 불평형 사고 발생시 위상각을 검출하는 실험을 하였고, 이를 통해 기존의 전역 통과 필터를 이용한 정상분 전압 추출... -
PLL제어방식 SRM의 고효율 구동
표성영, 안진우 전력전자학회 전력전자학회 논문지 6 Pages
전력전자학회 전력전자학회 논문지 2000, Vol.5 No.3 215-220 (6 pages)
부하토오크의 변화로 인한 속도변경을 줄이기 위해 동적 도통각 제어 원리를 이용한 PLL(Phase Locked Loop) 속도제어 방식을 채택하였다. SRM은 많은 장점을 가지고 있으나 토오크리플에 따른 속도변동으로 정밀한 속도제어에 어려움이 있다. SRM 구동 시스템에 PLL을 적용한 결과 전동기는 강인한 정속도 운전을 할 수 있으며, 또한 운전속도에 따라 선행각을 조정함으로서 고효율 구동을 할 수 있었다. 구성된 시스템은 운전속도와 부하의 변화에 따라 선행각이 증가함으로써 뛰어난 동적 속도제어 특성을 갖고 있으며, 인버터...