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Fractional-N PLL (Phase-Locked Loop) 주파수 합성기 설계
김선철, 원희석, 김영식, Kim. Sun-Cheo, Won. Hee-Seok, Kim. Young-Sik 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 2005, Vol.42 No.7 35-40 (6 pages)
논문에서는 900MHz 대역 중저속 무선 통신용 칩에 이용되는 3차 ${Delta}{sum}$ modulator를 사용한 Fractional-N PLL 주파수 합성기를 설계 및 제작하였다 우수한 위상노이즈 특성을 얻기 위해 노이즈 특성이 좋은LC VCO를 사용하였다. 그리고 고착시간을 줄이기 위해서 Charge Pump의 펌핑 전류를 주파수 천이 값에 따라 조절할 수 있도록 제작하였고 PFD의 참조 주파수를 3MHz까지 높였다. 또한 참조 주파수를 높이는 동시에 PLL의 최소 주파수 천이 간격을 10KHz까지 줄일 수 있도록 하기위하여 36/37 Fractional-N 분주기를 제작하였... -
디스플레이 인터페이스에 적용된 6 Gbps급 송신기용 PLL(Phase Locked Loop) 설계
유병재, 조현묵, Yu. Byeong-Jae, Cho. Hyun-Mook 한국전기전자학회 전기전자학회논문지 6 Pages
한국전기전자학회 전기전자학회논문지 2013, Vol.17 No.1 16-21 (6 pages)
최근 주파수 합성기는 협대역으로 설계를 하거나 광대역 주파수 합성기의 경우 이중루프구조로 설계하여 위상잡음을 줄이는 방식을 사용하고 있다. 그러나 이중루프구조의 주파수 합성기는 전압제어발진기의 중심주파수 불일치와 추가적인 루프를 필요로 하는 단점을 가지고 있다. 본 논문에서는 800Mhz ~ 3Ghz를 지원하는 새로운 구조의 단일루프 형태의 다중제어 광대역 주파수 합성기를 제안한다. 본 논문의 주파수 합성기의 전압제어발진기는 Coarse 제어 전압과 Fine제어전압을 고정되며, 최종적으로 낮은 Kvco를 가지게 된다.... -
Mobile Application을 위한 All Digital Phase-Locked Loop 연구 동향
신재욱, 신현철, Sin. Jae-Uk, Sin. Hyeon-Cheol 한국통신학회 정보와 통신 : 한국통신학회지 7 Pages
한국통신학회 정보와 통신 : 한국통신학회지 2011, Vol.28 No.11 9-15 (7 pages)
인해 디지털회로는 속도향상 소모전력 감소로 성능이 매우 많이 향상되었지만, Analog/RF 회로는 동작전압감소, 공정변화심화 등으로 인해 심각한 성능저하가 나타나고 있다. 이에 기존의 전하펌프 기반 아날로그 PLL에 대한 대안으로 All Digital PLL(ADPLL)이 개발되고 이미 상용제품에 적용되고 있다. 하지만 그 성능은 데이터변환 회로인 TDC와 DCO의 제한된 해상도로 인해 개선이 많이 필요하다. 이 두 회로는 ADPLL의 성능에 가장 큰 영향을 미치므로 본 논문에서는 지금까지 발표된 TDC와 DCO 구현사례를 중심으로 ADPLL의... -
Tracking analog-to-digital 변환기를 이용한 digital phase-locked loop
차수호, 유창식, Cha. Soo-Ho, Yoo. Chang-Sik 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2005, Vol.42 No.9 35-40 (6 pages)
본 논문에서는 1.6Gb/s에서 동작하는 digitally controlled phase-locked loop (DCPLL)를 제안한다. DCPLL은 일반적인 아날로그 PLL과 tracking analog-to-digital 변환기를 결합한 구조이다. 제안한 DCPLL에서는 tracking ADC의 출력이 voltage controlled oscillator (VCO)의 제어 전압을 생성한다. 일반적으로 사용되는 digital PLL (DPLL)은 digitally controlled oscillator (DCO)와 time-to-digit converter (TDC)로 구성된다 DCO와 TDC를 사용한 DPLL은 시간 스텝이 작을 수 록 jitter 특성이 향상되지만 전력소모는 커진다. 이... -
디지탈 하이브리드 위상고정루프(DH-PLL) 주파수 합성기의 위상잡음 분석
이현석, 손종원, 유흥균 한국전자파학회 韓國電磁波學會論文誌 8 Pages
한국전자파학회 韓國電磁波學會論文誌 2002, Vol.13 No.7 649-656 (8 pages)
디지탈 하이브리드 위상고정루프(DH-PLL: Digital Hybrid Phase-Locked Loops)의 위상잡음을 분석하였다. 기존 위상고정루프에 비하여, 디지탈 하이브리드 위상고정루프는 D/A 변환기에서 발생하는 잡음이 전체 출력위상잡음에 추가되므로 위상잡음이 증가되는 문제점이 있다. 입력기준신호, D/A 변환기, 그리고 전압제어발진기(VCO: Voltage Controlled Oscillator)를 주요 잡음원으로 고려하여, 이것에 의한 위상잡음을 해석적으로 분석하였다. 또한 폐루프 대역과 주파수 합성 분주비(hi)에 따른 위상잡음의 변화를 연구하여 디지탈... -
0.4-2GHz, Seamless 주파수 트래킹 제어 이중 루프 디지털 PLL
손영상, 임지훈, 하종찬, 위재경, Son. Young-Sang, Lim. Ji-Hoon, Ha. Jong-Chan, Wee. Jae-Kyung 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 8 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2008, Vol.45 No.12 65-72 (8 pages)
논문은 seamless 주파수 트래킹 방법을 이용한 새로운 이중 루프 디지털 PLL(DPLL)을 제안한다. Coarse 루프와 fine 루프로 구성되는 이중 루프 구조는 빠른 획득 시간과 스위칭 잡음 억제를 위하여 successive approximation register기법과 TDC 회로를 사용하였다. 제안된 DPLL은 입력 주파수의 long-term 지터에 따른 지터 특성을 보상하기 위하여 Coarse와 fine의 코드 변환 주파수 트래킹 방법을 새로이 추가하였다. 또한, 제안된 DPLL은 넓은 주파수 동작 범위와 낮은 지터 특성 위하여 전류 제어 발진기와 V-I 변환기로 구성되는...