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301.

새로운 Worstcase 최적화 방법 및 공정 편차를 고려한 배선의 Worstcase 설계 환경

정원영, 김형곤, 위재경, Jung. Won-Young, Kim. Hyun-Gon, Wee. Jae-Kyung 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 10 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2006, Vol.43 No.10 80-89 (10 pages)

정원영, 김형곤, 위재경, Jung. Won-Young, Kim. Hyun-Gon, Wee. Jae-Kyung 저

이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
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논문께서 제안된 알고리즘의 정확성 검증은 UMC $0.13{mu}m$ Logic 공정을 사용하여 제작된 31단 Ring Oscillator의 시간 지연(Delay time)을 측정값과 비교하였다. 검증 결과, 제안된 알고리즘을 사용하여 worstcase 최적화를 할 경우, 신호선 위에 도선이 있는 경우와 없는 경우 모두 상대 오차가 1.0% 내외로 기존의 optimizer를 사용한 경우에 비하여 두배이상 정확함을 알 수 있었다. 또한, 새로운 worstcase 설계 환경을 사용하여 최적화한 경우, 기존의 optimizer를 사용하여 최적화한 경우에 비하여 worstcase 최적화 속도가 약...
302.

Tracking analog-to-digital 변환기를 이용한 digital phase-locked loop

차수호, 유창식, Cha. Soo-Ho, Yoo. Chang-Sik 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 6 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2005, Vol.42 No.9 35-40 (6 pages)

차수호, 유창식, Cha. Soo-Ho, Yoo. Chang-Sik 저

이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
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(DCPLL)를 제안한다. DCPLL은 일반적인 아날로그 PLL과 tracking analog-to-digital 변환기를 결합한 구조이다. 제안한 DCPLL에서는 tracking ADC의 출력이 voltage controlled oscillator (VCO)의 제어 전압을 생성한다. 일반적으로 사용되는 digital PLL (DPLL)은 digitally controlled oscillator (DCO)와 time-to-digit converter (TDC)로 구성된다 DCO와 TDC를 사용한 DPLL은 시간 스텝이 작을 수 록 jitter 특성이 향상되지만 전력소모는 커진다. 이 논문에서 제안한 DCPLL은 DPLL의 핵심요소인 DCO와 TDC를 사용하지 않았기 때문에...
303.

시리얼 데이터 통신을 위한 기준 클록이 없는 3.2Gb/s 클록 데이터 복원회로

김강직, 정기상, 조성익, Kim. Kang-Jik, Jung. Ki-Sang, Cho. Seong-Ik 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 6 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 2009, Vol.46 No.2 72-77 (6 pages)

김강직, 정기상, 조성익, Kim. Kang-Jik, Jung. Ki-Sang, Cho. Seong-Ik 저

이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
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본 논문은 별도 기준 클록 없이 고속 시리얼 데이터 통신을 위한 3.2Gb/s 클록 데이터 복원(CDR) 회로를 설명한다. CDR회로는 전체적으로 5부분으로 구성되며, 위상검출기(PD)와 주파수 검출기(FD), 다중 위상 전압 제어 발진기(VCO), 전하펌프(CP), 외부 루프필터(LF)로 구성되어 있다. CDR회로는 half-rate bang-bang 타입의 위상 검출기와 입력 pull-in 범위를 늘릴 수 있도록 half-rate 주파수 검출기를 적용하였다. VCO는 4단의 차동 지연단(delay cell)으로 구성되어 있으며 튜닝 범위와 선형성 향상을 위해 rail-to-rail 전류...
304.

WLAN을 위한 고속 링 발진기를 이용한 5.8 GHz PLL

김경모, 최재형, 김삼동, 황인석, Kim. Kyung-Mo, Choi. Jae-Hyung, Kim. Sam-Dong, Hwang. In-Seok 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 8 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 2008, Vol.45 No.2 37-44 (8 pages)

김경모, 최재형, 김삼동, 황인석, Kim. Kyung-Mo, Choi. Jae-Hyung, Kim. Sam-Dong, Hwang. In-Seok 저

이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
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본 논문에서는 고속 링 발진기를 이용한 WLAN용 5.8 GHz PLL을 제안하였다. 제안한 PLL에 사용된 링 발진기는 부 스큐 지연방식을 이용하여 차동 구조로 설계되었다. 따라서 Power-Supply-Injected Noise에 둔감하며, 1/f Noise를 감소시키기 위하여 Tail Current Source를 사용하지 않았다. 제안한 링 발진기는 $0{sim}1.8V$의 컨트롤 전압에 걸쳐 $5.13{sim}7.04GHz$의 발진주파수를 보였다. 본 논문에서 제안한 PLL 회로는 0.18 um 1.8 V TSMC CMOS 라이브러리를 기본으로 하여 설계하였고 시뮬레이션을 통하여 성능을 검증하였다....
305.

가변 부성저항을 이용한 새로운 CMOS 뉴럴 오실레이터의 집적회로 설계 및 구현

송한정 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 7 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 2003, Vol.40 No.4 275-281 (7 pages)

송한정 저

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0.5㎛ 2중 폴리 CMOS 공정을 이용하여 새로운 뉴럴 오실레이터를 설계, 제작하였다. 제안하는 뉴럴 오실레이터는 트랜스콘덕터 및 캐패시터와 비선형 가변 부성저항으로 이루어진다. 뉴럴 오실레이터의 입력단으로 사용되는 비선형 가변 부성저항은 정귀환의 트랜스콘덕터와 가우시안 분포의 전류전압 특성을 지니는 범프 회로를 이용하여 구현하였다. 또한 SPICE 모의실험을 통하여 제안한 오실레이터의 특성분석 후 집적회로 설계를 실시하였다. 한편 흥분성 및 억제성 시냅스로 연결된 4개의 뉴럴 오실레이터로 간단한 신경회로망을...
306.

51.84Mbps VDSL QAM 수신기를 위한 통과대역 디지털 심볼 클록 복원방식

이재호, 김재원, 정항근, 정진균, Lee. Jae-Ho, Kim. Jae-Won, Jeong. Hang-Geun, Jeong. Jin-Gyun 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 8 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 2000, Vol.37 No.2 77-84 (8 pages)

이재호, 김재원, 정항근, 정진균, Lee. Jae-Ho, Kim. Jae-Won, Jeong. Hang-Geun, Jeong. Jin-Gyun 저

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본 논문에서는 51.84Mbps의 전송 속도를 갖고, 16-QAM 변조방식을 사용하는 VDSL(고속 디지털 가입자 루프) 시스템에서, 전송 신호 주파수 스펙트럼의 밴드-에지 성분을 최대화함으로써 심볼 클록(12.96㎒)을 복원하는 방식에 대해 논의한다〔1〕. 디지털 방식의 PLL에서 여러 가지 특성들이 조사되었으며, NCO(Numerically Controlled Oscillator)에서 사용하는 룩-업 테이블의 효율적인 설계 방식을 제시하였다.
307.

삼각형 모양의 출력 전류 모형을 이용한 CMOS 인버터 지연 모사

최득성, Choi. Deuk-Sung 대한전자공학회 電子工學會論文誌. Journal of the institute of electronics engineers of Korea. IE. 산업전자 9 Pages

대한전자공학회 電子工學會論文誌. Journal of the institute of electronics engineers of Korea. IE. 산업전자 2011, Vol.48 No.3 1-9 (9 pages)

최득성, Choi. Deuk-Sung 저

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본 연구는 submicrometer CMOS 인버터의 신호 전달 지연에 대한 모사로서 출력 전류 파형을 삼각형 모양으로 근사하고 두 개의 실험적 변수를 사용하여 구현 하였다. 본 모사의 결과는 HSPICE 결과와 매우 부합된 결과를 보인다. 모델의 시뮬레이션 결과 인버터 지연 값과 jitter의 최대 오류치는 각각 0.6%와 2.8% 이하의 결과를 보인다. 앞선 연구자들의 결과와 비교해 볼 때 본 연구의 모사는 작은 동작 전압에서 더 나은 결과를 보이는 특성을 가지고 있다. 이러한 모사의 결과를 실험적으로 증명하기 위해 인버터 체인을 제작 하였고...
308.

멀티밴드 W-CDMA를 위한 SDR 기반의 디지털 IF 모듈구현

이원철 대한전자공학회 電子工學會誌 13 Pages

대한전자공학회 電子工學會誌 2003, Vol.30 No.4 76-88 (13 pages)

이원철 저

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필터는 FPGA의 허용 자원을 고려하여 인터폴레이션 및 데시메이션을 위한 폴리페이즈 필터 뱅크로 구현하였다. 또한 송신단에서는 이미지 성분을 제거하기 위해 2단의 DCQM(Digital Complex Quadrature Modulation)을 적용하였으며, 이때 적용되는 NCO (Numerically Controlled Oscillator)는 1/4주기의 LUT를 사용하여 설계하였다. 수신단에서는 IF 단에 SAW필터를 사용하지 않기 때문에 W-CDMA의 블록커 규약에 준하면서 근접 채널을 제거하기 위한 고출력의 감쇄 특성을 갖는 필터를 설계하였다. 본 논문에서는 컴퓨터 시뮬레이션...
309.

실리콘 게이트 n-well CMOS 소자의 제작, 측정 및 평가

류종선, 김광수, 김보우, Ryu. Jong-Seon, Kim. Gwang-Su, Kim. Bo-U 대한전자공학회 電子工學會誌 9 Pages

대한전자공학회 電子工學會誌 1984, Vol.21 No.5 46-54 (9 pages)

류종선, 김광수, 김보우, Ryu. Jong-Seon, Kim. Gwang-Su, Kim. Bo-U 저

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이온주입으로 쉽게 조절할 수 있으며, 3μm 채널 길이에서 short 채널 효과는 무시할 수 있다. Contact 저항에 있어서 Al-n+ 저항값이 커서 VLSI 소자의 제작에 장애 요인이 될 것으로 보인다. CMOS inverter의 transfer 특성은 양호하며, (W/L) /(W/L) =(10/5)/(5/5)인 89단의 ring oscillator로부터 구한 게이트당 전달 지연 시간은 3.4nsec 정도이다. 본 공정의 설계 규칙에서 n-well과 p-substrate에 수 mA의 전류가 흐를 때 latch-up이 일어나며, well 농도와 n+소오스-well간의 간격에 크게 영향을 받는다. 따라서 공정과 설계...
310.

VFC type A/D Converter에 관한 연구

김춘성, 이종각 대한전자공학회 電子工學會誌 4 Pages

대한전자공학회 電子工學會誌 1978, Vol.15 No.6 87-90 (4 pages)

김춘성, 이종각 저

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종래의 VFC type A/D Converter에서는 출력주파수가 수 100KHz까지는 linearity가 좋았으나 출역주파수가 높아 질수록 linearity error가 증가하였기 때문에 본 연구에서는 출력주파수 영역을 수 MHz까지 넓히기 위해서 tunnel diode voltage controlled oscillator를 사용하였고 입력전압과 출력주파수 사이에 linearity를 개선하기 위하여 negative feedback 회로를 사용하였다. 실험 결과에 의하면 제안된 VFC type A/D converter의 linearity는 최고 출력주파수 3.7MHz까지 0.209%이었다.

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