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2 Hall-ICs를 이용한 Slotless PM Brushless DC Motor의 정밀속도제어를 위한 PLL 제어방식
윤용호, 이승준, 김영란, 원충연, 최유영, Yoon. Y.H, Lee. S.J, Kim. Y.R, Won. C.Y, Choe. Y.Y 전력전자학회 전력전자학회 논문지 8 Pages
전력전자학회 전력전자학회 논문지 2005, Vol.10 No.2 109-116 (8 pages)
최근 각종 산업기기 및 자동화기기에는 회전자가 영구자석으로 구성된 브러시리스 전동기의 사용이 증가하고 있다. 그러나 회전자가 영구자석으로 이루어진 BLDC전동기의 경우 회전자 위치 판별 센서는 필수 요소이다. PM BLDC 전동기의 속도제어를 수행함에 있어 기존의 엔코더와 Hall-IC 3개를 이용하지 않고, 2개의 Hall-IC로 3상 motor의 나머지 한상의 Hall-IC 신호를 추정하였다. 또한 사용된 PM BLDC motor는 고속속도를 가지는 특성을 가지고 있지만 Hall-IC를 이용하여 속초제어를 하기 때문에 속도의 오차 량이 상당히 크다는... -
HVDC 시스템의 주파수 신호검출 위치 변경에 따른 새로운 주파수 제어기 특성 연구
김찬기, 한병성, 박종광, Kim. Chan-Ki, Han. Byoung-Sung, Park. Jong-Kwang 전력전자학회 전력전자학회 논문지 11 Pages
전력전자학회 전력전자학회 논문지 2005, Vol.10 No.5 457-467 (11 pages)
본 논문은 해남에서 제주로 연결되어 운전중인 HVDC 시스템의 새로운 주파수 제어기에 대하여 연구하였다. 연구의 첫 번째 목적은 현재의 동기조상기를 제거하기 위하여 새로운 주파수 제어기를 개발하고, 평가를 수행하는 것이다. 모의실험 케이스를 만들기 위하여 PSCAD/EMTDC와 PSS/E를 혼합하여 사용하였고 주 시스템 연구는 과도상태 분석을 위하여 PSCAD/EMTDC을 사용하였다. 연구 케이스는 3상과 1상 지락 그리고 부하탈락에 대한 사고를 모의하였고 연구결과를 나타내었다. 결론적으로 AC 네트워크로부터 검출되는 새로운 주파수... -
새로운 능동형 고역률 다이오드 정류기시스템
김현정, 최세완, 원충연, 김규식 전력전자학회 전력전자학회 논문지 8 Pages
전력전자학회 전력전자학회 논문지 2003, Vol.8 No.6 543-550 (8 pages)
본 논문에서는 2대의 다이오드 정류기에 부스트 컨버터를 이용하여 전류의 파형을 능동적으로 만들어 정현파의 입력전류를 얻는 새로운 방식의 고조파 저감방식을 제안한다. 제안한 방식으로 고역률의 전원 품질을 얻을 수 있으며 입력측의 변동에 대한 출력전압의 조정도 가능하다. 또한 저감된 용량을 갖는 3상 오토트랜스포머의 사용으로 기존의 $Delta$-Y 변압기에 비해 KVA정격이 75% 절감되며 상간변압기도 필요 없다. 본 방식을 소형화와 고품질의 전원이 요구되는 통신용 정류기등에 적용하면 효과적이다. 제안한 방식의... -
능동 다중인터페이스 리액터와 Double PLL제어를 이용한 Modular UPS 설계
박인덕, 정상식, 안형회, 김시경 전력전자학회 전력전자학회 논문지 9 Pages
전력전자학회 전력전자학회 논문지 2001, Vol.6 No.6 489-497 (9 pages)
병렬로 구성되 UPS 사이에 파라미터 불일치에 따른 순환전류와 전압리플이 발생되어지는데, 이들은 전체 UPS 시스템의 고장 및 신뢰성 저하를 유발한다. 본 논문에서는 이러한 문제점들은 Double 위상동동기기와 능동 다중인 터페이스 리액터를 사용하여 해결하였다. 또한 ADSP21061을 사용하여 제어기를 디지털적으로 구현하였다. -
PLL제어방식 SRM의 고효율 구동
표성영, 안진우 전력전자학회 전력전자학회 논문지 6 Pages
전력전자학회 전력전자학회 논문지 2000, Vol.5 No.3 215-220 (6 pages)
Phase Locked Loop) 속도제어 방식을 채택하였다. SRM은 많은 장점을 가지고 있으나 토오크리플에 따른 속도변동으로 정밀한 속도제어에 어려움이 있다. SRM 구동 시스템에 PLL을 적용한 결과 전동기는 강인한 정속도 운전을 할 수 있으며, 또한 운전속도에 따라 선행각을 조정함으로서 고효율 구동을 할 수 있었다. 구성된 시스템은 운전속도와 부하의 변화에 따라 선행각이 증가함으로써 뛰어난 동적 속도제어 특성을 갖고 있으며, 인버터 인가전압을 제어하는 선행각을 조정함으로서 일정부하 영역에서 높은 효율특성을 가진다. SRM... -
10Gb/s FPLL 방식 클럭/데이터 재생회로 설계 및 제작
송재호, 유태환, 박창수, Song. Jae-Ho, Yoo. Tae-Hwan, Park. Chang-Soo 대한전자공학회 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics S. S 7 Pages
대한전자공학회 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics S. S 1998, No.0 1-7 (7 pages)
본 논문에서는 10Gb/s 클럭/데이터 재생회로의 설계와 제작된 특성에 대해 기술한다. 회로는 알루미나 기판 위에 고속 IC와 초고주파 회로를 이용하여 구현하였다. 주파수와 위상 잠금(frequency and phase locked loop)을 위해 quadri-correlation 방법을 이용하였다. 주파수 잠금 범위는 150MHz 였으며 발생된 rms 지터는 1.0ps 이하였다. 이러한 클럭/데이터 재생회로를 10Gb/s광수신기에 적용하여 동작특성을 확인할 수 있었다. -
나카가미-m 페이딩 채널 하에서 PLL 이득에 따른 DS/CDMA의 성능 분석
강찬석, 박진수 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TE, 전문기술교육 7 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TE, 전문기술교육 2000, Vol.37 No.3 53-59 (7 pages)
본 논문에서는 송수신 신호의 위상 차를 위상에러로 가정하고 Tikhonov 확률밀도함수를 이용하여 PLL(Phase Locked Loop)이득의 변화에 대한 DS/CDMA(Direct Sequence/code Division Multiple Access) DPSK(Differential Phase Shift Keying)시스템의 성능을 분석하였다. 그 결과, 위상에러를 고려하지 않은 DPSK시스템과 비교하여 수신기의 PLL이득을 조정함으로써 시스템의 성능을 향상시킬 수 있음을 알 수 있었다. 시스템의 비트 포율이 10-2에서 PLL이득이 1㏈에서 4.8㏈, 7㏈에서는 0.4㏈의 성능차를 보이며 30㏈에서는 두 시스템의... -
자기잡음제거 전압제어발진기 이용한 위상고정루프
최영식, 오정대, 최혁환, Choi. Young-Shig, Oh. Jung-Dae, Choi. Hyek-Hwan 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 2010, Vol.47 No.8 47-52 (6 pages)
본 논문에서는 기존의 위상고정루프에서 가장 큰 잡음의 원천인 전압제어발진기를 새로운 구조의 자기잡음제거 전압제어발진기(Self-noise suppressing voltage controlled oscillator)로 대체하여 위상고정루프 잡음 특성을 향상시킨 위상고정루프(Phase Locked Loop)를 제안 하였다. 제안한 구조의 전달함수는 기존의 구조의 전달함수와 달리 대역폭 근처에서 최대 25dB 작은 값을 가진다. 회로는 1.8V $0.18{mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다. -
1.42 - 3.97GHz 디지털 제어 방식 LC 발진기의 설계
이종석, 문용, Lee. Jong-Suk, Moon. Yong 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 7 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2012, Vol.49 No.7 23-29 (7 pages)
디지털 PLL의 핵심블록이 되는 디지털 제어 발진기를 LC 구조를 기반으로 설계하고 $0.18{mu}m$ RF CMOS 공정을 사용하여 제작하였다. 2개의 교차쌍 구조의 NMOS 코어를 이용하여 광대역 특성을 구현하였으며, PMOS 배랙터쌍을 이용하여 수 aF의 작은 캐패시터값의 변화를 얻을 수 있었다. 캐패시터 축퇴 기법을 사용하여 캐패시턴스 값을 감소시키어 고해상도 주파수 특성을 구현하였다. 또한, 노이즈 필터링 기법을 바이어스 회로 등에 적용하여 위상잡음에 강한 구조로 설계를 하였다. 측정결과 중심주파수 2.7GHz에서 2.5GHz의 주파수...