1.544Mb/s 속도의 D3/PCM 신호를 수신할때 프레임 동기를 위한 확률적인 방법으로 BER 조건 및 es, em에 의한 동기회로의 성능을 계산하였으며, 이론적인 분석이 가능한 실제 하드웨어로 실현하였다. 실현된 회로에 의하면 전송로의 BER이 최악인 $10^-2$이고 es=0, em=2인 경우, 초기 탐색시간, 동기 유지시간, 재동기 시간은 각각 2.87ms, 9.9시간, 2.69ms가 된다. 또한 실제 전송로의 환경 조건에 따라 쉽게 하드웨어를 변경할 수 있을 뿐만 아니라 1.544Mb/s 속도를 새로운 신호형태에도 간단히 개조하여 적용할 수 있다.
The purpose of this paper is to report the implementation of new frame synchroniazation circuit for D3/PCM.When the D3/PCM signal(1.544Mb/s) is received, the performance of the new frame synchronizer is evaluated by the statistical method according to the parameters BER,es, em. For BER=$10^-2$, es=0 and em=2, the implemented hardware will render the initial search time, the maintenance time and there frame time equals to 2.87ms, 9.9hrs and2.69ms, respectively. Also the proposed frame synchronizer can be easily modified to the practical transmission channels environment and the new 1.544Mb/s signal format.
