본 연구에서는 과학계산용 병렬 컴퓨터 시스팀의 구조를 설계하고, 설계된 컴퓨터 구조의 소프트웨어 시뮬레이터를 개발하였으며, 여러가지 시뮬레이션을 통하여 시스팀의 성능을 분석하였다. 설계된 시스팀은 H/V-bus 병렬 처리 시스팀 아키텍쳐에 기반을 둔것으로 각종 과학계산을 위한 고속의 프로세서간 통신 메카니즘이 확장 설계되었다. SLAM II 및 FORTRAN을 이용하여 개발된 시뮬레이터는 시스팀 변수들을 이용하여 프로세서의 수와 속도 및 통신 메카니즘의 속도를 쉽게 변화시킬 수 있게하여 여러 조건하에서의 시스팀 성능을 분석하는데 사용되었다. 또한 실제 프로그램이 수행되는 상황에서 프로세서 및 통신 메카니즘의 속도가 시스팀 전체 성능에 미치는 영향을 측정하고 분석하기 위하여 벤치마크를 시뮬레이터를 이용하여 풀었다.