본 논문에서는 디지틀 회로를 PLD 소자로 설계하는 PLD 설계용 툴인 PLD Designer 을 개발하였다. PLD Designer는 FSM(finite state machine)의 상태수가 제한적(20개 미만)일 경우, 상태표로부터 부울식을 추출할 수 있는 상태 그래픽 편집기(state graphic editor)와 상태 그래픽 편집기에서 생성된 부울식에 적합한 PLD 소자 (PAL 16R4, PAL22V10, GAL16V8 등)를 선정하여 핀 할당을 실현하는 핀 맵 편집기(pin map editor)로 구성되어 있다. 또한 핀 맵 편집기는 fuse map, checksum, JEDEC화일을 생성하며 PLD 디바이스 구현에 사용한다. 생성된 부울식을 검증하기 위해 테스트 벡터 (test vector) 생성 알고리즘을 개발하였으며 PLD Designer에 의해 생성된 JEDIC화일 과 PALASM의 JEDEC화일과 비교한 결과 동일함을 입증하였다.
In this paper, we have developed a PLD Designer which is a design tool for digital circuits design using PLD device. PLD designer consists of a state graphic editor to extract boolean equations from state table within 20 states of FSM and a pin map editor to assign pin map for PLD device(PAL16R4, PAL22V10, GAL16V8, etc), which is suitable for extracted boolean equations. Also pin map editor generates a necessary JEDEC file to implement PLD device by using fuse map and checksum algorithm. To verify extracted boolean equation, we have developed simulation test vector generation algorithm. The results of JEDEC files generated by PLD designer is same with the results of JEDEC files generated by PALASM.
