음성 인식에서의 dynamic time warp (DTW)은 반복적 계산을 필요로 하며, 이 계산을 수행하기에 합당한 PE cell의 설계는 매우 중요하다. 따라서 이 연구에서는 실시간 어휘 인식을 가능하게 하는 대사전 규모의 대어휘 고립단어인식용 DTW알고리즘을 하드웨어로 구현하기위한 PE(Processing Element)소자의 설계에 주안점을 두었다. 이 DTW용 PE 소자를 크게 세가지의 블록으로 대별된다. 즉, “MIN" block, "ADD" block 그리고 ”ABS" block인데, “MIN"은 축적 최소거리를 계산하기 위한 블록이고, ”ADD"는 이들 최소거리들의 합을 계산하는 블록, 그리고 “ABS"는 이러한 합에 의한 국부거리를 절대값을 구하기 위한 블록이다. 본 연구에서는 이들 세가지 전체 블록회로의 설계 및 검증을 행하였으며, 1.2 m CMOS N-well 설계 규칙에 EK라 전체블록에 대한 레이아웃을 행한 후 설계 규칙 검사(DRC)를 마쳤다.에 대한 레이아웃을 행한 후 설계 규칙 검사(DRC)를 마쳤다.