결함 시뮬레이션은 테스트 생성의 중요한 과정이며 테스트가 올바른지 검증하거나 결함사전을 작성하는 데에 쓰인다. 본 논문에서는 회로의 신뢰성을 검증하기 위해 사용되는 테스트 패턴을 효율적으로 생성하기 위하여 역추적 결함 시뮬레이션 알고리즘을 제안하였다. 제안한 알고리즘의 기본구성은 초기화 과정, 역추적 결함 시뮬레이션 과정 및 입력패턴의 변화가 생겼을 때 즉 리스트변화가 있을때의 재계산 과정 등 3부분으로 되어 있다. 기본개념은 역추적 과정에서 출력선을 제어하지 못하는 입력을 커팅하므로서 최소의 결함리스트를 유지하는 것이며 리스트의 변화가 생겼을 때 논리변화가 일어나는 신호선만 재계산한다. 제안한 알고리즘은 기억장소의 요구도를 O(n)으로 줄이고 수행시간을 향상시켜 효율적임을 보인다.
Fault simulation of logic circuits is an important part of the test-generation process. It is used for the propose of generation fault dictionaries or for the verification of the adequacy of tests. In this paper, a backtrace fault simulation is proposed to test generation. This is consists of 3 part ; initialization phase for given circuit, backtrace fault simulation phase to find fault list and reevaluation phase to list event. The main idea of this algorithm is to retain a minimum fault list by cutting uncontrollable lines of path when a logic event occurs in backward tracing phases. And the simulator is revaluates a fault list associated with the output of an element only if logic event occurs at any of its inputs when a list event occurs at one of its primary inputs. It reguires a O(n) memory space complexity. where n is a number of signal lines for the given circuits. Several examples are given to illustrate the power of this algorithm.
