시스템을 단일 칩에 구현함에 따라서 반도체 칩은 수백만 게이트를 내장할 정도로 고집적화 되어가고 있다. 이러한 고집적도의 칩을 제장하는 데 소요되는 고가의 텍스트비용을 최소화하기 위해 설계의 각 단계 별로 다양한 테스트설계기술이 개발되고 있다. 합성 후 회로구조가 테스트에 용이하도록 하기 위하여 상위 및 논리 합성 단계에서 테스트기능을 추가하고 있다. 합성된 회로에 대하여는 스캔 테스트점 삽입, 및 BIST 등의 테스트설계 기술이 사용되고 있다. 본 논문에서는 VHDLDD등으로 기술되는 상위 기능정보와 상위 구조합성과정에서 고려되고 이는 다양한 데스트합성 기술을 소개하고자 한다.