본 논문에서는 칩 내부 회로 연결선의 모형으로 많이 사용되는 RC-class 회로에 대하여 시뮬레이션을 수행하지 않고 지연 시간을 계산할 수 있는 해석적 3차 근사 기법을 제시한다. 본 논문에서 제시하는 3차 근사 기법은 기존의 2차 근사 기법에 비해 크지 않은 수행 시간을 필요로 하면서도 보다 정확한 결과를 보장한다. 이 해석적 3차 근사 기법은 일반적인 q 차 AWE(Asymptotic Waveform Evaluation)기법의 계산 결과와 비교해 허용 가능한 수준의 오차를 보장하며, 계산 시간의 단축과 함께 수치적으로 안정된 값을 제공한다. 제안하는 기법의 첫 알고리즘은 3차의 근사를 위해 8개의 모멘트를 필요로 하며, 보다 정확한 지연 시간의 근사가 가능하다. 둘째 알고리즘은 3차의 근사를 위해 6개의 모멘트를 필요로 하며, 첫 알고리즘보다 정확도는 뒤지나 빠른 근사가 가능하다.
This paper presents an analytic 3rd order calculation methods, without simulations, for delay time of RC-class circuits which are conveniently used to on-chip interconnects. While the proposed method requires comparable evaluation time than the previous 2nd order calculation method, it ensures more accurate results than those of 2nd order method. The proposed analytic delay calculation method guarantees allowable error tolerances when compared to the results obtained from the AWE (Asymptotic Waveform Evaluation) technique and has better performance in evaluation time as well as numerical stability. The first algorithm of the proposed method requires 8 moments for the 3rd order approximation and yields more accurate delay time approximation. The second algorithm requires 6 moments for the 3rd order approximation and results in shorter evaluation time, the accuracy of which may be less than the first algorithm.
