본 논문에서는 내장된 이중-포트 메모리를 위한 효율적인 테스트 알고리듬을 제안하였다. 제안된 테스트 알고리듬은 기존의 멀티-포트 메모리 테스트 알고리듬들보다 훨씬 빠르게 이중-포트 메모리를 테스트할 수 있으며, 고착 고장, 천이 고장 및 결합 고장을 완벽하게 검출할 수 있다. 또한, 본 연구에서는 제안된 알고리듬을 수행할 수 있는 BIST 회로를 Verilog-HDL을 이용하여 설계하고 시뮬레이션과 합성을 수행하였으며, BIST로 구현된 제안된 테스트 알고리듬의 높은 효율성을 다양한 크기의 내장 메모리에 대한 실험을 통하여 확인할 수 있었다.
In this paper, an efficient test algorithm for embedded dual-port memories is presented. The proposed test algorithm can be used to test embedded dual-port memories faster than the conventional multi-port test algorithms and can be used to completely detect stuck-at faults, transition faults and coupling faults which are major target faults in embedded memories. Also, in this work, BIST which performs the proposed memory testing algorithm is designed using Verilog-HDL, and simulation and synthesis for BIST are performed using Cadence Verilog-XL and Synopsys Design-Analyzer. It has been shown that the proposed test algorithm has high efficiency through experiments on various size of embedded memories.
