- GaAs PHEMT를 이용한 B-WLL용 MMIC 저잡음 증폭기의 설계
- ㆍ 저자명
- 김성찬,이응호,조희철,조승기,김용호,이진구
- ㆍ 간행물명
- 韓國電磁波學會論文誌
- ㆍ 권/호정보
- 2000년|11권 1호|pp.102-109 (8 pages)
- ㆍ 발행정보
- 한국전자파학회
- ㆍ 파일정보
- 정기간행물| PDF텍스트
- ㆍ 주제분야
- 기타
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본 논문에서는 GaAs PHEMT를 제작한 후 이를 사용하여 B←WLL용 MMIC 저잡음 증폭기를 설계하였다. LNA 설계에 사용된 PHEMT는 $0.35mu extrm{m}$ 게이트 길이와 $120mu extrm{m}$의 게이트 폭을 갖고 있으며 본 실험실에서 직접 제작했다. 총 3단으로 설계된 LNA의 1단에서는 높은 안정도와 저잡음 특성을 위해 소오스단에 직렬 인덕티 브 궤환회로룹 사용하였으며,2단-3단에서는 칩의 크기를 최소화 할 수 있도록 2단-3단 사이에 중간단 정합회 로틀 사용하지 않는 회로 구조로 설계하였다. 설계된 LNA의 시율레이션 결과, 25.5 -27.5 GHz 대역에서 0.851 1.25 dB의 잡음지수와 22.08-23.65 dB의 521 이득을 얻었고 전체 칩 크기는 $3.7 imes1.6 mm^2$이다.
In this paper, a Low Noise Amplifier for B-WLL was designed using the MMIC technology with GaAs PHEMTs fabricated at our lab. The PHEMT for LNA has a $0.35mu extrm{m}$ gate and a total gate width of $120mu extrm{m}$. The designed MMIC LNA consists of three stages. The first stage of the LNA has a series inductive feedback for obtaining minimum noise and high stability as well. And the designed MMIC LNA has not an interstage matching circuit between the second and the third stage for minimization of the chip size. From simulation results, noise figure and S21 gain of the designed MMIC LNA are 0.85~1.25 dB and 22.08~23.65 dB in the frequency range of 25.5~27.5 GHz respectively. And the chip size is $3.7 imes1.6 mm^2$.