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3상 다이오드정류기의 고조파 저감을 위한 CPLD 컨트롤러의 개발
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  • 3상 다이오드정류기의 고조파 저감을 위한 CPLD 컨트롤러의 개발
저자명
김병진,박종찬,손진근,임병국,전희종
간행물명
照明·電氣設備學會論文誌
권/호정보
2000년|14권 3호|pp.43-48 (6 pages)
발행정보
한국조명전기설비학회
파일정보
정기간행물|
PDF텍스트
주제분야
기타
이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
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기타언어초록

본 연구에서는 VHDL로 설계한 CPLD 제어기를 이용하여 3상 다이오드 정류기 입력전류에 포함된 고조파성분을 저감시켰다. 3상 다이오드는 매 순간 3상중에서 가장 높은 장에서 가장 낮은 장으로 전류가 흐르게 되므로 나머지 한 장의 전류가 불연속적이 된다. 개발된 CPID 제어기는 다어오드로 도통되지 않는 상의 전류를 부가적으로 설치한 스위치를 통하여 흐르게 하여 전류가 연속으로 도통되게 한다. CPLD 제어기는 기존의 디지털 프로세서를 이용한 제어기에 비해 고속의 처리능력과 소형화획 장점 등을 가점을 확인하였다. 시뮬레이션과 실험결과로 제안된 제어기의 성능을 검증하였다.

기타언어초록

In this paper, CPLD(Complex Programmable Logic Device) controller designed with VHDL is developed. With the controller, the harmonics from 3 phase diode rectifier are suppressed and power factor is also improved. The input current of diode rectifier is drawn from the ac mains only during the period in the ac cycle when the instantaneous voltage is greater than the voltage across the dc-link capacitor. The three bidirectional switches rated at very small power are installed in a conventional three phase diode rectifier. Using CPLD controller, an idle current charges to capacitors continuously. Results of simulation and experimental demonstrate a reduction of harmonics, a improvement of power factor and THD.