본 논문에서는 GHz 대역에서 동작하며 소모전력이 적은 동적 D-flipflop을 제안한다. 제안하는 D-flipflop은 두 가지 측면의 장점을 제공한다. 첫째, 클럭 입력을 갖는 PMOS 트랜지스터의 개수를 줄여 기존회로와 동일한 면적하에서도 고속 동작을 할 수 있다. 둘째, 클럭 업력을 갖는 NMOS 트랜지스터 공유에 의하여 glitch를 줄이고 소모전력을 낮출 수 있다. 제안하는 D-flipflop의 성능 비교를 위하여 기존회로와 동일한 면적의 레이아웃 회로에서 소모전력 및 최대동작주파수의 측정실험을 한다. 제안하는 회로의 응용 예로 고속 prescaler에서 동일한 방법의 특성실험을 한다. 성능분석결과 기존 회로에 비하여 동작속도와 전력소모 측면에서 우수한 성능을 나타냄을 확인하였다.
A dynamic D-flipflop is proposed aiming at low power and high frequency(GHz) operations. The proposed D-flipflop uses a smaller number of pmos transistors that it operates high speed in same dimensions. Also, it consumes lower power than conventional approaches by a shared nmos with clock input. In order to compare the performance of the proposed D-flipflop, we perform simulation estimating power consumption and maximum operating frequency of each same dimension D-flipflop. A high speed dual-modulus prescaler employing the proposed D-flipflop. A high speed dual-modulus prescaler employing the proposed D-flipflop. A high speed dual-modulus prescaler employing the proposed D-flipflop is evaluated via the same method. The simulation results show that the proposed D-fliplflop has good performance than conventional circuits.
