IDDQ 테스팅은 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 기법이다. 본 논문에서는 테스트 대상 회로의 게이트간에 발생 가능한 모든 단락을 고려하여, 이러한 결함을 효과적으로 검출하기 위한 테스트 패턴 생성기와 고장 시뮬레이터를 구현하였다. 구현된 테스트 패턴 생성기와 고장 시뮬레이터는 O(n2)의 복잡도를 가지는 합선고장을 효과적으로 표현하기 위한 기법과 제안된 테스트 패턴 생성 알고리즘 및 고장 collapsing 알고리즘을 이용하여 빠른 고장 시뮬레이션 수행시간과 높은 고장 검출률을 유지하면서 적은 수의 테스트 패턴의 생성이 가능하다. ISCAS 벤치마크 회로에 대한 실험을 통하여 기존의 다른 방식보다 성능이 우수함을 보여주었다.