다중 포트를 가진 레지스터의 장점은 읽기 접근에 대해서는 한번에 여러 병령어에서 레지스터를 공유할 수 있다는 것이다. 여기서는 높은 수준에서 이러한 다중 포트 레지스터를 가진 파이프라인 수퍼 스칼라 프로세서에서의 타이밍 특성과 자원 제한을 묘사하기 위한 정형방법을 제시한다. 특히, 파이프 라인 명령어가 순서대로 들어오는 경우에 대해서 먼저 병세하고, 순서에 상관없이 어느 싸이클에 검색 가능한 명령어들 중에서 동시에 실행 가능한 명령어 짝을 찾아 실행시키는 수퍼 스칼라 파이프라인 방식인 비순차(Out-of-Order) 명령어 수퍼 스칼라 방식에서의 타이밍 분석으로 확장하였다. 명령어 명세에는 프로세스 대수(Process Algebra)기반의 정형기법인 ACSR(Algebra of Communicating Shared Resources)을 이용하여 모델링한다.
Multi-ports register could shared several instructions at the same time in read operation. We address a formal methods for describing timing analysis and resource restriction in pipeline super scalar process that having multi-Port registers. First, we specify in-order pipeline instructions, and then, extend timing analysis in out-of-order super-scalar. In this case, we find instruction pairs in any cycle which can execute same time, We use ACSR(Algebra of Communicating Shared Resources), a branch of formal methods based on process algebra, for instruction specification and modelling.
