IEEE 1394 버스는 데이터 패킷 전송시 반이중(half duplex)으로, 0과 1의 두 상태를 이용하여 전송한다. 그러나 버스 자동 구성 및 중재 기간에서 양방향으로 버스 중재 선 상태(arbitrtation line state) 신호를 주고받으며, 이는 Z, 0. 1의 세 논리 상태를 가지고 있다. IEEE 1394 버스를 채택한 노드는 시스템에 연결시 자동으로 네트웍을 트리 구조로 구성하고, 6 비트 물리 ID를 할당하며, 이는 버스 리셋, 트리 식별, 자기 식별의 세과정을 통해 구성된다. 또 전송할 데이터가 있는 경우 노드는 버스의 사용권을 얻기 위한 버스 중재(arbitration) 후 전송을 시작한다. 이러한 시스템 자동 구성을 위한 과정들과 버스 중재 과정에서 양방향으로 아날로그 0, 1, Z의 중재 선 상태 신호를 주고받게 된다. 본 논문에서는 기존 IEEE 1394를 채택한 노드들과 화환되며 중재 선 상태를 0과 1의 논리 상태만을 사용하여 버스 자동 구성 및 버스 중재를 디지털 회로로 구성할 수 있는 중재 선 상태 디코딩 알고리즘을 제안하였고, VHDL을 이용하여 전체 시스템의 동작을 시뮬레이션하였다.