2차원 소자 시뮬레이터를 이용하는 혼합모드 과도해석을 통해, NMOS 트랜지스터를 ESD 보호용 소자로 사용하는 CMOS 칩에서의 HBM ESD 현상에 대한 과도해석 방법론을 제시하고 HBM 방전 미케니즘에 대해 상세히 분석하였고, 보호용 소자 내에서의 2차항복 현상을 성공적으로 시뮬레이션하여 소자 파괴에 이르는 미케니즘을 설명하였다., 보호용 소자 구조의 변화가 방전 특성에 미치는 영향을 조사하기 위해 DC 해석 결과와 혼합모드 과도해석 결과를 비교 분석하였고, 분석 결과를 근거로 하여 HBM ESD에 보다 견고한 보호용 소자의 구조 설계에 대해 논의하였다.
Based on mixed-mode transient analyses utilizing a 2-dimensional device simulator, we have suggested the methodology to analyze the HBM ESD phenomena in CMOS chips utilizing NMOS transistors for ESD protection, and have analyzes the HBM discharge mechanisms in detail. Also the second breakdown characteristics in the protection device have been successfully simulated based on mixed-mode simulations, to explain the discharge mechanisms leading to device failure. To analyze the effects of the device structure changes on the discharge characteristics, we have compared the results of DC analyses and mixed-mode transient analyses, and have discussed about more robust designs of NMOS transistor structures against HBM ESD based on the analyses.
