PN 코드 포착 과정에서 기존의 방식은 한 시점에서 PN 코드를 검색하므로 PN 코드 포착시간에서 문제가 있다. 본 논문에서는 서로 다른 2개의 코드시점에서 PN 코드를 검색하므로 PN 코드 포착시간을 줄일 수 있는 알고리즘을 제안한다. 본 논문에서는 새롭게 제안한 알고리즘으로 ASIC 칩을 설계하였다. 제안한 알고리즘을 이용하여 설계한 ASIC 칩은 기존의 PN 코드 포착과정보다 면적(게이트의 수)은 약간 늘어났지만 PN 코드포착의 성능은 기존의 방법보다 더 좋음을 확인했다.
The existing method in PN code acquisition process have a problem in PN code acquisition time because PN code searching is accomplished in one epoch. In this paper, we propose algorithm that can reduce PN code acquisition time because PN code searching is accomplished in each other two epoches. The designed ASIC chip using proposed algorithm confirmed that the area (the number of gates) increase more than existing method in PN code acquisition, but the performance of PN code acquisition is better than existing method.
