본 논문에서는 재구성 가능한 시스템에서 Y-chart 설계공간 탐색 기법을 응용하여 하드웨어 소프트웨어 분할문제를 해결하기 위한 방법론을 제시하고 이 방법에 기초하여 성능분석 도구를 개발하였다. 이 방법론은 어플리케이션모델의 각 Task들로부터 범용프로세서나 FPGA와 같은 하드웨어 요소들로의 사상의 경우들을 생성하고 각각의 사상의 경우에 대한 시뮬레이션을 수행하여 시스템의 성능을 평가한다. 시뮬레이션 결과로 산출된 처리율에 기초하여 가장 좋은 성능을 산출하여 사상의 경우를 선택할 수 있다. 본문에서는 또한 시뮬레이션 속도를 향상시키기 위하여 작업량과 병렬성과의 관계에 기초하여 사상집합의 크기를 줄이는 휴리스틱 알고리즘을 제안한다. 제안된 사상집합 축소 휴리스틱을 적용한 시뮬레이션 결과 사상집합의 크기를 80%가량 줄일 수 있었다.
In this paper, we propose a methodology solving the problem of the hardware-software partitioning in reconfigurable systems using a Y-chart design space exploration and implement a simulator according to the methodology. The methodology generates a mapping set between tasks and hardware elements using the hardware element model and the application model. We evaluate the throughput by simulating cases in each mapping set. With the throughput evaluation result, we can select the mapping case with the highest throughput. We also propose an heuristic improving the simulation time by reducing the mapping set on the basis of the relationship between workload and parallelism. Simulation results show that we can reduce the size of mapping set which poses difficulties on hardware-software partitioning by up to 80%.
