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동기 시스템에서의 Clock Monitoring Logic 제안
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  • 동기 시스템에서의 Clock Monitoring Logic 제안
저자명
윤주영,Yoon. Joo-Yeong
간행물명
電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신
권/호정보
2005년|42권 6호|pp.17-22 (6 pages)
발행정보
대한전자공학회
파일정보
정기간행물|
PDF텍스트
주제분야
기타
이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
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기타언어초록

동기방식 System에서는 모든 하위 Block에서 동일한 시간정보를 유지하는 것이 중요하다. 대부분의 기능들이 기준 Clock에 동기된 시간정보를 가지고 구현되므로 시간정보가 틀려지면 System에 치명적인 영향이 미치게 된다. 그러므로, 중요 Block에서는 이러한 시간정보/clock Signal의 정상 수신여부를 점검하는 부분이 꼭 필요하다. 본 논문에서는 Clock Signal을 점검하는 방법을 살펴보면서 발생할 수 있는 문제점에 대해 논하고 대안을 제시하고자 한다.

기타언어초록

It is important that we maintain the synchronous time-information with each other in the synchronous system. The most functions in the synchronous system need the time-information. n we have the wrong time-information, the system would operate incorrectly. So, we need to check if the time-information is correct or not in the important block of the synchronous system. In this paper, we will discuss how to check the clock signal and find some problem of it. Then, we will suggest the alternative plan.