이 논문에서 우리는 FPGA에서의 고속 푸리에 변환(FFT)을 함에 있어 에너지를 효율적으로 사용하는 디자인을 제안하고자 한다. FPGA에서의 FFT 구조들은 에너지 손실을 최소화 하기 위해서 설계되어왔다. 가로와 세로의 병렬성 정도와 같은 구조적인 성능 지표들을 정의 했으며, 설계 영역은 설계 디자인들의 조합을 통해서 생성했다. 우리는 에너지를 효율적으로 사용하는 디자인들을 얻기 위해 상위 계층 동작 예측을 사용하여 디자인의 고려사항들을 결정하였다. 우리는 다앙한 예측을 위해서 한 무리의 병렬성, radix, 저장 형태의 선택등을 갖는 성능 지표화된 디자인의 집합을 Xilinx Virtex-2 상에서 구현하였다. 우리의 디자인들은 Xilinx 라이브러리에 있는 최적화된 디자인들보다 에너지 손실이 57%에서 78%정도 감소했다. 에너지-영역-시간(EAT)과 같은 이해하기 쉬운 지표를 이용한 결과, 우리의 디자인들이 Xilinx의 디자인보다 3-13 배의 성능 개선 효과를 나타냈다.
In this paper, we develop energy efficient designs for the Fast Fourier Transform (FFT) on FPGAs. Architectures for FFT on FPGAs are designed by investigating and applying techniques for minimizing the energy dissipation. Architectural parmeters such as degrees of vertical and horizontal parallelism are identified and a design choices. We determine design trade-offs using high-level performance estimation to obtain energy-efficient designs. We implemented a set storage types as parameters, on Xilinx Vertex-II FPGA to verify the estimates. Our designs dissipate 57% to 78% less energy than the optimized designs from the Xilinx library. In terms of a comprehensive metric such as EAT (Energy-Area-Time), out designs offer performance improvements of 3-13x over the Xilinx designs.
