- Fractional-N 방식의 주파수 합성기 설계
- ㆍ 저자명
- 김민아,최영식,Kim. Min-A,Choi. Young-Shig
- ㆍ 간행물명
- 한국해양정보통신학회논문지
- ㆍ 권/호정보
- 2007년|11권 8호|pp.1558-1563 (6 pages)
- ㆍ 발행정보
- 한국해양정보통신학회
- ㆍ 파일정보
- 정기간행물| PDF텍스트
- ㆍ 주제분야
- 기타
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논문은 fractional-N 방식의 주파수 합성기(PLL)를 낮은 차수의 ${Delta}{Sigma}$변조기로 더욱 높은 성능의 PLL로 설계하기 위하여 대역폭 가변 방식의 PLL과 ${Delta}{Sigma}$방식의 fractional-N PLL의 구조를 합성한 새로운 방식의 PLL을 제안한다. Matla으로 대역폭 가변을 이용한 ${Delta}{Sigma}$방식의 fractional-N PLL의 시뮬레이션을 수행하여 제안된 구조의 특성을 관찰하였다. 본 논문의 대역폭 가변 PLL은 HSPICE 0.35um CMOS 공정을 이용하여 시뮬레이션 하였고, 그 결과 제안된 PLL은 빠른 록이 가능하고 fractional spur를 20dB 정도 낮출 수 있었다.
In this paper, phase-locked loop (PLL) of a combinational architecture consisting of an adaptive bandwidth and fractional-N is presented to improve performances and reduce the order of ${Delta}{Sigma}$ modulator while maintaining equivalent or better performance with fast locking. The architecture of adaptive bandwidth PLL was simulated by HSPICE using 0.35m CMOS parameters. The behavioral simulation of the proposed adaptive bandwidth fractional-N PLL with a ${Delta}{Sigma}$ modulator was carried out by using MatLab to determine if the architecture could achieve the objectives. The HSPICE simulation showed that this type of PLL was able to fast locking, and reduce fractional spurs about 20dB.