기술의 발달과 함께 회로의 동작 주파수와 신호의 스위칭 속도가 증가하였다. 신호의 스위칭 밀도에 대하여 정확히 에측 할 수 있다면 보다 안정된 파워 플래인을 설계할 수 있다. 칩에서 예기치 못한 신호의 지연이 발생했을 때 문제를 해결하는데 많은 어려움이 있다. 파라서 회로를 수정하거나 칩의 특성을 정하는 단계에서 스위칭 밀도의 증가를 파악하는 것은 중요하다. 본 논문에서는 보간법을 이용하여 회로 설계단계에서 스위칭 밀도를 계산하는 방법을 제안했다. 여기서는 링 오실레이터의 스위칭 빈도와 신호의 지연 사이의 관계를 이용하여 보간법을 통해 신호의 스위칭 밀도를 계산하였다. 링 오실레이터는 스위칭이 많이 일어나서 신호의 지연이 축적된 후에 그라운드 바운스의 영향을 측정하기 위해 사용되었다. 실험은 동부 하이텍의 0.18um CMOS 공정 파리미터를 통해 진행하였다.
Switching speeds increase in both frequency and the transition rate of edges. Inadequate forecast for simultaneous switching signals may cause designing the power planes without sufficient current capability. The delay of critical signals in a chip can be therefore inadvertently increased and the situation makes it hard to debug issues. It is important to find the degree of increased switching during the debugging or chip characterization phases. This paper proposes the interpolation method to predict the switching density in a design. The interpolation was achieved by utilizing the dependencies between switching frequency and the delay appeared in a ring oscillator. The ring oscillator was primarily used to accumulate the effects of the ground bounce by higher switching. The result of interpolation was demonstrated using DongBu Hitec 0.18um CMOS technology.
