본 논문은 $0.18{mu}m$ CMOS 공정을 이용하여 3.2 Gb/s serial link receiver를 설계하였다. High-speed links의 performance를 제한하는 가장 큰 요소는 transmission channel bandwidth, timing uncertainty가 있다. 이러한 문제점을 해결하기 위한 방법으로 multi-level signaling(4-PAM)을 이용하였다. 추가적으로 전송속도를 높이고 BER를 낮추기 위한 방법으로 current-mode amplifier, CML sampling latch를 사용하였다. 4-PAM receiver의 최대 데이터 전송속도는 3.2 Gb/s이다. BER은 $1.0{ imes}10^{-12}$ 이하이며 chip size는 $0.5;{ imes};0.6;mm^2$이고 1.8 V supply voltage에서 49mA current를 소모한다.
The design of a 3.2 Gb/s serial link receiver in $0.18{mu}m$ CMOS process is presented. The major factors limiting the performance of high-speed links are transmission channel bandwidth, timing uncertainty. The design uses a multi-level signaling(4-PAM) to overcome these problems. Moreover, to increase data bit-rate and lower BER, we designed this circuit by using a current mode amplifier, Current-mode Logic(CML) sampling latches. The 4-PAM receiver achieves 3.2 Gb/s and BER is less than $1.0;{ imes};10^{-12}$. The $0.5;{ imes};0.6;mm^2$ chip consumes 49 mA at 3.2 Gb/s from a 1.8-V supply.
