XDL은 XILINX 사 FPGA의 설계 데이터로서, 텍스트 형태로 되어 있고, 배치 및 배선 정보뿐 아니라 configuration 정보까지 포함하므로, 매핑 과정이나 배치 배선 과정을 개선하려는 많은 tool 개발자들이나 사용자들에게 도움을 주는 언어이다. 본 논문에서는 합성 과정에서 생성되는 XDL을 분석해서, Verilog 기능 모델을 생성하는 방법을 제시한다. 본 연구 결과는 XDL을 처리하는 다른 응용에도 적용될 수 있을 것이다. 몇 가지 Verilog 예제에 대해서, 원래 Verilog 예제와 합성으로 얻은 XDL에서 추출된 Verilog 예제의 시뮬레이션 결과를 비교함으로써, 제시된 방법이 올바르게 동작함을 보였다.
XDL is a text-based language that represents XILINX FPGA design data which includes mapping, placement and routing information as well as configuration information. FPGA tool developers may utilize XDL to improve their tools performance for mapping, placement, routing, and etc. This paper presents a scheme to extract Verilog functional model from XDL produced during synthesis process. The scheme can be applied with some modifications to other applications that deal with XDL. With experiments, we show that the proposed scheme works correctly by comparing the simulation results of the original Verilog file and the extracted one for several Verilog examples.
