본 논문에서는 시간적 조건에서 실행시간을 개선한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 논리식을 DAG로 구성하여 각 노드를 검색한 후. 출력 에지의 수가 2이상인 노드를 분할하지 않고 최상위 노드만을 복제(replication)하여 DAG를 팬 아웃 프리 트리로 재구성함으로써 지연시간과 CLB의 개수가 최소화되며 실행 시간도 개선하였다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정하고, 각 노드의 초기비용과 전체비용을 계산하여 CLB의 k-OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들를 병합하고. 주어진 소자의 CLB안에 있는 k-OR텀 개수에 맞게 Bin packing를 실행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TMCPLD에 비해 실행 시간이 20.3% 감소되었다.
In this paper, we propose a new CPLD technology mapping algorithm improving run-time under time constraint. In our technology mapping algorithm. a given logic equation is constructed as the DAG type. then the DAG is reconstructed by replicating the node that outdegree is more than or equal to 2. As a result, it makes delay time and the number of CLBs, run-time to be minimized. Also. after the number of multi-level is defined and cost of each nodes is calculated, the graph is partitioned in order to fit to k that is the number of OR term within Cl.B. The partitioned nodes are merged through collapsing and bin packing is performed in order to fit to the number of OR term within CLB. In the results of experiments to MCNC circuits for logic synthesis benchmark, we can shows that proposed technology mapping algorithm reduces run-time much more than the TMCPLD.
