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Self Calibration Current Bias 회로에 의한 10-bit 100 MSPS CMOS D/A 변환기의 설계
이한수, 송원철, 송민규 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 12 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2003, Vol.40 No.11 83-94 (12 pages)
수 있었고 낮은 Glitch 특성을 갖는 저 전력 D/A 변환기를 구현하였다. 또한 self Calibration이 가능한 Current Bias를 설계함으로서 이전 D/A 변환기들의 칩 외부에 구현하던 Termination 저항을 칩 내부에 구현하고 출력의 선형성 및 정확성을 배가시켰다. 본 연구에서는 3.3V의 공급전압을 가지는 0.35㎛ 2-poly 4-metal N-well CMOS 공정을 사용하였고, 모의 실험결과에서 선형성이 매우 우수한 출력을 확인하였다. 또한 소비전력은 45m W로 다른 10bit D/A 변환기에 비해 매우 낮음을 확인 할 수 있었다. 실제 제작된 칩은 Spectrum... -
글리치 전력소모감소를 위한 게이트 사이징과 버퍼삽입 혼합기섭
김성재, 이형우, 김주호, Kim. Seong-Jae, Lee. Hyeong-U, Kim. Ju-Ho 한국정보과학회 정보과학회논문지. Journal of KIISE. 시스템 및 이론 8 Pages
한국정보과학회 정보과학회논문지. Journal of KIISE. 시스템 및 이론 2001, Vol.28 No.8 406-413 (8 pages)
본 논문은 CMOS 디지털 회로에서 글리치(glitch)에 의해 발생하는 전력소모를 줄이기 위한 효율적인 휴리스틱 알고리즘을 제시한다. 제안된 알고리즘은 사이징되는 게이트의 위치와 양에 따라 게이트 사이징을 세 가지 type으로 분류한다. 또한 버퍼삽입은 삽입되는 버퍼의 위치에 따라서 두 가지 type으로 분류한다. 글리치 제거 효과를 극대화하기 위해서 비용과 이득의 상관관계를 고려하여 하나의 최적화 과정 안에서 세 가지 type의 게이트 사이징과 두 가지 type의 버퍼삽입을 혼합한다. 제안된 알고리즘은 0.5$mu extrm{m}$ 표준... -
RFID 히스테리시스 제어용 CMOS 비교기 IC 회로
김영기, Kim. Young-Gi 한국전기전자학회 전기전자학회논문지 6 Pages
한국전기전자학회 전기전자학회논문지 2011, Vol.15 No.3 205-210 (6 pages)
조절하여 제안된 비교기 회로의 문턱전압을 12mV에서 246mV까지 234mV 만큼 제어가 가능함을 모의실험에서 입증하였으며, 그 결과는 회로를 분석적으로 계산한 값과 매우 적은 오차로 일치하였다. 공급전원은 3.3V를 사용하였다. 또한 다양한 입력신호 및 간섭신호의 환경에서 본 논문에서 제시한 가변회로가 잡음에 덜 민감함을 입증하기 위하여 디지털 제어 비트의 조절로 100kHz의 입력신호에 대한 10MHz의 잡음신호의 영향 및 10kHz의 입력신호에 대한 1MHz의 잡음신호의 영향에서 글리치(Glitch) 오류 제거효과가 큼을 예시하였다. -
소모전력을 위한 FPGA 알고리즘에 관한 연구
윤충모, 김재진, Youn. Choong-Mo, Kim. Jae-Jin 한국디지털콘텐츠학회 디지털콘텐츠학회 논문지 5 Pages
한국디지털콘텐츠학회 디지털콘텐츠학회 논문지 2012, Vol.13 No.1 37-41 (5 pages)
본 논문에서는 소모 전력을 최소화하기 위한 FPGA 알고리즘을 제안하였다. 제안한 알고리즘은 FPGA를 구성하고 있는 CLB에 맞도록 회로 분할을 수행하여 매핑 가능 클러스터를 생성한다. 매핑 가능 클러스터는 글리치 제거 방법을 이용하여 소모전력을 감소시킨다. 글리치 제거는 매핑 가능 클러스터의 내부에 대해 신호의 흐름을 분석하여 글리치가 발생될 수 있는 경로에 지연 버퍼 삽입 방법을 이용하여 제거한다. 매핑 가능 클러스터에 대한 글리치를 제거한 후 전체 매핑 가능 클러스터들에 대한 신호 경로를 분석한다. 분석된... -
통계적 최적화를 위한 확률적 글리치 예측 및 경로 균등화 방법
신호순, 김주호, 이형우, Shin. Ho-Soon, Kim. Ju-Ho, Lee. Hyung-Woo 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 9 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2006, Vol.43 No.8 35-43 (9 pages)
이 논문에서는 공정 변이의 고려를 위한 통계적 시간 분석(statistical timing analysis)에서 전력감소를 고려한 회로의 최적화를 위해 글리치 및 지연시간의 확률적 모델 및 연산을 이용하여 각 경로 및 경로상의 게이트의 민감도(sensitivity)를 계산하고 이를 이용한 사이징(sizing)을 통해 회로의 지연시간의 증가 없이 글리치를 감소하는 방법을 제시한다. 제안된 알고리즘은 통계적 시간 분석에 근거한 회로의 전후방 탐색을 이용하여 공정 변수를 고려한 확률적 글리치 발생률을 예측한다. 또한 글리치 발생률을 고려한 게이트의... -
고속 저전력 D-플립플롭을 이용한 프리스케일러 설계
박경순, 서해준, 윤상일, 조태원, Park. Kyung-Soon, Seo. Hae-Jun, Yoon. Sang-Il, Cho. Tae-Won 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 10 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2005, Vol.42 No.8 43-52 (10 pages)
D-플립플롭의 설계가 중요하다. 기존의 TSPC D-플런플롭은 출력단의 글리치(glitch) 문제와 클럭의 프리차지(precharge)구간에서 내부노드의 불필요한 방전으로 인한 소비전력이 증가하는 단점이 있다. 본 논문에서는 프리차지와 방전을 위한 클럭 트랜지스터 패스를 공유함으로서 클럭 트랜지스터의 수를 감소시켰고, 입력 단에 PMOS 트랜지스터를 추가하여 프리차지 구간동안의 불필요한 방전을 차단함으로서 소비전력을 최소화하였다. 또한 출력 단에 mos 트랜지스터를 추가함으로서 글리치 문제를 제거했고, 안정적인 동작을 하는...