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21.

A VLSI Design for Digital Pre-distortion with Pipelined CORDIC Processors

Park. Jong Kang, Moon. Jun Young, Kim. Kyunghoon, Yang. Youngoo, Kim. Jong Tae 대한전자공학회 Journal of semiconductor technology and science 10 Pages

대한전자공학회 Journal of semiconductor technology and science 2014, Vol.14 No.6 718-727 (10 pages)

Park. Jong Kang, Moon. Jun Young, Kim. Kyunghoon, Yang. Youngoo, Kim. Jong Tae 저

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22.

High-Speed Low-Complexity Reed-Solomon Decoder using Pipelined Berlekamp-Massey Algorithm and Its Folded Architecture

Park. Jeong-In, Lee. Ki-Hoon, Choi. Chang-Seok, Lee. Han-Ho 대한전자공학회 Journal of semiconductor technology and science 10 Pages

대한전자공학회 Journal of semiconductor technology and science 2010, Vol.10 No.3 193-202 (10 pages)

Park. Jeong-In, Lee. Ki-Hoon, Choi. Chang-Seok, Lee. Han-Ho 저

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23.

An Implementation Method of Cycle Accurate Simulator for the Design of a Pipelined DSP

Park. Hyeong-Bae, Park. Ju-Sung, Kim. Tae-Hoon, Chi. Hua-Jun 대한전자공학회 Journal of semiconductor technology and science 6 Pages

대한전자공학회 Journal of semiconductor technology and science 2006, Vol.6 No.4 246-251 (6 pages)

Park. Hyeong-Bae, Park. Ju-Sung, Kim. Tae-Hoon, Chi. Hua-Jun 저

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24.

A Pipelined Hardware Architecture of an H.264 Deblocking Filter with an Efficient Data Distribution

Lee. Sang-Heon, Lee. Hyuk-Jae 대한전자공학회 Journal of semiconductor technology and science 7 Pages

대한전자공학회 Journal of semiconductor technology and science 2006, Vol.6 No.4 227-233 (7 pages)

Lee. Sang-Heon, Lee. Hyuk-Jae 저

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25.

Full-pipelined CTR-AES를 이용한 Giga-bit 보안모듈 설계

박주현, 김영철, 김광옥, Park. Ju-Hyun, Kim. Young-Chul, Kim. Kwang-Ok 한국해양정보통신학회 한국해양정보통신학회논문지 6 Pages

한국해양정보통신학회 한국해양정보통신학회논문지 2008, Vol.12 No.6 1026-1031 (6 pages)

박주현, 김영철, 김광옥, Park. Ju-Hyun, Kim. Young-Chul, Kim. Kwang-Ok 저

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현재 가정과 소규모 사업장에서 재정적인 변화와 개인 커뮤니케이션 그리고 원격의료에 이르기까지 점점 GPON 사용이 일반화 되어가고 있다. 이러한 PON의 다중사용 때문에 개인정보 보호와 커뮤니케이션 보호를 위한 보안의 필요성이 더더욱 커지고 있다. 이를 위해 이 논문에서는 Virtex4 FPGA를 기반으로 AES의 카운터 모드를 구현하였다. 본 논문에서 구현된 구조는 pipeline 구조 구현을 위하여 크게 세 가지 특징을 가지고 있는데 1) composite filed 연산을 이용한 Subbyte, 2) efficient MixColumn transformation, 그리고 3)...
26.

합성곱 신경망 연산 처리를 위한 ALU 설계

남기훈 인문사회과학기술융합학회 예술인문사회융합멀티미디어논문지 8 Pages

인문사회과학기술융합학회 예술인문사회융합멀티미디어논문지 2017, 제 7권 제 11호 84 879-886 (8 pages)

남기훈 저
...
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이미지 인식 분야에서 탁월한 성능을 보이는 합성곱 신경망 CNN(Convolution Neural Network) 알고리즘은 많은 양의 연산 처리를 필요로 하고 있으며 데이터 학습이 누적될 때 마다 많은 학습 시 간이 소요된다. 그러한 문제점을 해결하고자 최근에 들어 기존 CPU 및 GPU보다 수 배에서 수십 배 높은 신경 네트워크 연산을 가속화하려는 연구가 활발이 이루어져 다양한 IPU 및 TPU가 개발되고 있다. 본 논문에서는 CNN의 다중 곱셈과 덧셈을 효과적으로 계산하기 위한 ALU를 제안한다. ALU 설계는 Verilog HDL을 사용하여 Xilinx VC-707...
27.

무선 센서 네트워크에서 성능향상을 위한 수정된 PTW Wakeup 구조

김성철, Kim. Seong-Cheol 한국해양정보통신학회 한국해양정보통신학회논문지 6 Pages

한국해양정보통신학회 한국해양정보통신학회논문지 2006, Vol.10 No.8 1380-1385 (6 pages)

김성철, Kim. Seong-Cheol 저

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Pipelined Tone Wakeup(PTW) 구조(1)는 패킷 전송에 있어서 비동기 wakeup 파이프라인을 제공을 통하여 wakeup 절차를 중복함으로써 센서 네트워크에서 에너지 절약과 종단간의 지연을 지원하기 위해 제안되었다. 그러나 PTW 구조는 2개의 radios를 사용하고 에러가 없는 환경을 가정한다. 본 논문에서는 전송 노드와 수신 노드사이에 주고 받는 패킷의 적은 수정을 통하여 지연 및 에너지 절약을 얻을 수 있는 수정된 PTW 구조를 제안한다.
28.

320 Mbps SEED 알고리즘의 하드웨어 구조

이행우, 나유찬, Lee. Haeng-Woo, Ra. Yoo-Chan 한국해양정보통신학회 한국해양정보통신학회논문지 7 Pages

한국해양정보통신학회 한국해양정보통신학회논문지 2006, Vol.10 No.2 291-297 (7 pages)

이행우, 나유찬, Lee. Haeng-Woo, Ra. Yoo-Chan 저

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본 논문에서는 128-bit 블록암호인 SEED 알고리즘을 하드웨어로 구현하는데 있어서 면적을 줄이고 연산속도를 증가시키는 회로구조에 대하여 논하였고 설계결과를 기술하였다. 연산속도를 증가시키기 위해 Pipelined systolic array 구조를 사용하였으며, 입출력 회로에 어떤 버퍼도 사용하지 않는 간단한 구조이다. 이 회로는 10 MHz 클럭을 사용하여 최대 320 Mbps의 암호화 속도를 달성할 수 있다. 회로설계의 목표를 고속 암호화와 회로구조의 단순화에 두었다.
29.

IEEE 802.11a OFDM System을 위한 파이프라인 구조 IFFT/FFT 모듈의 설계와 비교

이창훈, 김주현, 강봉순 한국해양정보통신학회 한국해양정보통신학회논문지 7 Pages

한국해양정보통신학회 한국해양정보통신학회논문지 2004, Vol.8 No.3 570-576 (7 pages)

이창훈, 김주현, 강봉순 저

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64 point의 FFT로 연산을 수행하며, S/P(Serial-to-Parallel)이나 P/S(Parallel-to-Serial)변환기가 필요 없는 Pipelined FFT의 구조로 설계하였다. 그 중 Radix-2 알고리즘을 이용한 R22SDF(Radix-2 Single-path Delay Feedback) 방식, R2SDF(Radix-2 Single-path Delay Feedback) 방식과 Radix-4 알고리즘을 이용한 R4SDF(Radix-4 Single-path Delay Feedback) 방식, R4SDC(Radix-4 Single-path Delay Commutator) 방식을 사용하여 비교하였다. 하드웨어 구현 시 발생하는 오차를 줄이기 위해 Butterfly 연산 후 일부 소수점을 가지고...
30.

Multi SHA 구조의 파이프라인 아날로그-디지털 변환기 설계

이승우, 나유찬, 신홍규, Lee. Seung-Woo, Ra. Yoo-Chan, Shin. Hong-Kyu 한국통신학회 한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신 8 Pages

한국통신학회 한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신 2005, Vol.30 114-121 (8 pages)

이승우, 나유찬, 신홍규, Lee. Seung-Woo, Ra. Yoo-Chan, Shin. Hong-Kyu 저

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본 논문에서는 고속 동작을 위한 multi SHA(ammple and hold amplifier) 구조의 파이프라인 A/D 변환기 (analog-to-digital converter)를 제안하였다. 제안된 구조는 변환 속도를 높이기 위해, 동일한 SHA를 병렬로 연결하여 multi SHA를 구성하였다. 이를 비중첩 클럭(nonoverlapping clock)에서 동작하도록 하여 셀을 구성하는 SHA의 수와 비례한 빠른 샘플링 속도를 얻을 수 있도록 하였다. 제안된 구조를 적용하여 VDSL(very high-speed digital subscriber line) 모뎀의 아날로그 front-end단의 요구 사항을 만족하는 파이프라인 A/D...

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