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301.

주파수 체배기와 PLL을 이용한 10 GHz 생체 신호 레이더 시스템

명성식, 안용준, 문준호, 장병준, 육종관, Myoung. Seong-Sik, An. Yong-Jun, Moon. Jun-Ho, Jang. Byung-Jun, Yook. Jong-Gwan 한국전자파학회 韓國電磁波學會論文誌 10 Pages

한국전자파학회 韓國電磁波學會論文誌 2010, Vol.21 No.2 208-217 (10 pages)

명성식, 안용준, 문준호, 장병준, 육종관, Myoung. Seong-Sik, An. Yong-Jun, Moon. Jun-Ho, Jang. Byung-Jun, Yook. Jong-Gwan 저

이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
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본 논문에서는 주파수 체배기와 위상 동기화 회로(Phase-Locked Loop: PLL)를 이용한 주파수 합성기를 이용한 10 GHz 대역에서 동작하는 생체 신호 레이더를 제안하였다. 제안된 10 GHz 대역 생체 레이더는 2.5 GHz 전압 제어 발진기와 PLL을 이용하여 발생된 위상 잡음 특성이 매우 뛰어나고 안정적인 정현 신호를 이용하여 뛰어난 생체 신호 검출 성능을 보인다. 또한 10 GHz 대역에서 PLL을 구현하기 어려운 점을 해결하기 위하여 2.5 GHz 대역에서 PLL을 이용하여 발생된 신호를 주파수 체배기를 이용하여 10 GHz 대역 신호를...
302.

곱셈기를 재사용하는 8×8 HEVC 코어 역변환기 설계

이종배, 이성수, Lee. Jong-Bae, Lee. Seongsoo 한국전기전자학회 전기전자학회논문지 9 Pages

한국전기전자학회 전기전자학회논문지 2013, Vol.17 No.4 570-578 (9 pages)

이종배, 이성수, Lee. Jong-Bae, Lee. Seongsoo 저

이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
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본 논문에서는 곱셈기를 재사용하는 $8{ imes}8$ HEVC 코어 역변환기 아키텍쳐를 제안한다. HEVC 코어 변환에서는 하위 크기 블록 전체와 상위 크기 블록의 짝수 부분이 동일하기 때문에 $8{ imes}8$ 코어 변환기 하나로 $8{ imes}8$ 및 $4{ imes}4$ 코어 변환을 모두 수행할 수 있다. 그러나 $8{ imes}8$ 코어 변환이 8 화소를 동시에 처리하는데 반하여 $4{ imes}4$ 코어 변환은 4 화소만 동시에 처리하기 때문에 하나의 $8{ imes}8$ 코어 변환기로 $4{ imes}4$ 및 $8{ imes}8$ 코어 변환을 모두 처리하게 되면 $4{ imes}4$ 코어...
303.

T-gate를 이용한 $GF(2^2)$상의 가산기 및 승산기 설계

윤병희, 최영희, 김흥수, Yoon. Byoung-Hee, Choi. Young-Hee, Kim. Heung-Soo 한국전기전자학회 전기전자학회논문지 7 Pages

한국전기전자학회 전기전자학회논문지 2003, Vol.7 No.1 56-62 (7 pages)

윤병희, 최영희, 김흥수, Yoon. Byoung-Hee, Choi. Young-Hee, Kim. Heung-Soo 저

이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
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본 논문에서는 유한체 $GF(2^2)$상에서의 가산기와 승산기를 전류모드인 T-gate를 이용하여 설계하였다. 제시된 회로는 전류 모드에서 동작하는 T-gate의 조합으로 가산 연산과 승산 연산을 수행하는 연산기를 설계하였다. T-gate는 전류 미러와 전송 게이트로 구성되며 4치 T-gate를 설계, 이를 이용하여 $GF(2^2)$의 가산기와 승산기를 1.5um CMOS 공정을 사용하였다. 전원전압은 DC 3.3V이며 단위 전류는 15uA이다. 본 논문에서 제시한 전류 모드 CMOS 연산기는 T-gate의 배열에 의한 모듈성의 이점을 가지고 있으므로 다치 T-gate를...
304.

New and Efficient Arithmatic Logic Unit Design For Calculating Error Values of Reed-Solomon Decoder

안형근, An. Hyeong-Keon 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 6 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 2009, Vol.46 No.4 40-45 (6 pages)

안형근, An. Hyeong-Keon 저

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본 논문에선 리드솔로몬 디코더의 오류위치 탐색장치와 오류치 계산장치중 오류치 계산기의 효율적 설계에 대해 서술한다. 오류치계산은 오류위치가 결정이 되면 선형 연립방정식의 해를 구하면 되나 갈로이스 장상에서 승산장치, 제산장치등의 회로가 구성되져야 한다. 본 논문은 이들 연산회로의 효율적 설계법에 대해 기술하고 있다. 오류위치 계산장치의 설계법은 이미 많은 학자및 기술자들에 의해 연구가 진행되어 여기서는 오류값 계산장치에 대해 주로 연구를 진행 하였다.
305.

정교한 클럭 게이팅을 이용한 저전력 재구성 가능한 DSP 설계

정찬민, 이영근, 정기석, Jung. Chan-Min, Lee. Young-Geun, Chung. Ki-Seok 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 11 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2008, Vol.45 No.2 82-92 (11 pages)

정찬민, 이영근, 정기석, Jung. Chan-Min, Lee. Young-Geun, Chung. Ki-Seok 저

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최근 많은 임베디드 시스템에서 통신이나 멀티미디어의 다양한 표준을 지원해야 하는 요구가 끊이지 않고 있다. 그러나 현실적으로 임베디드 시스템에서 요구하는 만큼의 표준이나 프로토콜을 위한 별개의 가속 IP들을 갖는 것은 불가능할 뿐만 아니라 상당히 힘든 작업이다. 그러므로 다양한 표준을 지원할 수 있는 가속 IP를 개발하는 것은 위와 같은 현재의 임베디드 시스템에서 요구하는 트렌드에 있어 중요하다 할 수 있다. 다양한 기능을 수행하는 하드웨어는 일반적으로 실행 환경이나 시스템 설정에 따라 다양한 기능들을...
306.

변수그룹을 이용한 효율적인 연산기 설계

김용은, 정진균, Kim. Yong-Eun, Chung. Jin-Gyun 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 6 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2008, Vol.45 No.1 37-42 (6 pages)

김용은, 정진균, Kim. Yong-Eun, Chung. Jin-Gyun 저

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본 논문에서는 곱셈기나 필터 등에서 연산을 위해 부분곱을 더할 때 더해질 변수를 그룹화하여 연산기를 설계하는 방법을 제시한다. 제안한 그룹화 알고리즘을 사용하면 기존의 full adder cell이 간단한 로직회로로 대치되고 이에 따라 면적, 전력소모, 속도면에서 효율적인 디자인이 가능하다. 제안한 방법을 7bit, 8bit 제곱기 및 FIR 필터에 사용되는 precomputer 블록에 적용한 결과 기존의 방법 보다 면적, 전력소모, 속도에서 각각 {22.1%, 20.1%, 14%}, {24.7%, 24.4%, 6.7%}, {63.6%, 34.4%, 9.8%} 의 이득 있음을 보인다.

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