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311.

파이프라인형 CORDIC를 이용한 직접 디지털 주파수 합성기 설계

남현숙, 김대용, 유영갑 대한전자공학회 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. D 8 Pages

대한전자공학회 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. D 1999, No.0 36-43 (8 pages)

남현숙, 김대용, 유영갑 저

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새로운 방식의 직접 디지털 주파수 합성기(Direct Digital Frequency Synthesizer, DDFS)의 설계방식을 제시하였다. 배열형 CORDIC(Coordinate Rotate Digital Computer)을 해석함에 있어서 오차의 크기를 계산하였다. 오차에는 계산회수의 부족에서 발생하는 ‘반복회수오차’와 제한된 데이터 비트수를 사용함으로써 계산에 사용하지 못하는 유효숫자 이하를 버림으로써 발생하는‘절단오차’로 분류할 수 있다. 실제로 각 비트별로 오차를 측정해 보면 8비트시 7단, 16비트시 12단, 24비트시 20단으로 근최적화된 파이프라인 단수를...
312.

Reed-Solomon decoder를 위한 Two-way addressing 방식의 Euclid 계산용 회로설계

유지호, 이승준, Ryu. Jee-Ho, Lee. Seung-Jun 대한전자공학회 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C 7 Pages

대한전자공학회 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C 1999, No.0 37-43 (7 pages)

유지호, 이승준, Ryu. Jee-Ho, Lee. Seung-Jun 저

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고성능 VLSI 설계를 위한 pipeline 형태의 Reed-Solomon을 구현하였다. Shortened RS code의 경우에 있어서 기존의 parallel recursive cell 방식이나[1] 다중 클락 설계와 같은 접근과는 달리 작은 면적에서 단일 클락으로 동작할 수 있는 이중 수소(two-way addressing) 방식의 Euclid 계산을 제안하였다. 이러한 방식은 recursive cell을 병렬 처리하는 Euclid 계산 방식에 비해 면적이나 소비 전력에 있어 장점을 갖고 있음을 synthesis와 전력 모의실험을 통해 검증하였다. 본 설계는 면적상으로 parallerl recursive cell을 이용한...
313.

역추적 시스토릭 어레이 구조 비터비 복호기의 파이프라인 합성

정희도, 김종태 대한전자공학회 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C 8 Pages

대한전자공학회 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C 1998, No.0 24-31 (8 pages)

정희도, 김종태 저

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314.

웨이브 파이프라인 클럭 제어에 의한 1V-2.7ns 32비트 자체동기방식 병렬처리 덧셈기의 설계

임정식, 조제영, 손일헌 대한전자공학회 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C 9 Pages

대한전자공학회 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C 1998, No.0 37-45 (9 pages)

임정식, 조제영, 손일헌 저

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315.

컴퓨터 비젼 응용을 위한 태스크 레벨 파이프라인 멀티컴퓨터 RV860-PIPE의 구현

이충환, 김준성, 박규호, Lee. Choong-Hwan, Kim. Jun-Sung, Park. Kyu-Ho 대한전자공학회 電子工學會論文誌. Journal of the Korea institute of telematics and electronics. B 11 Pages

대한전자공학회 電子工學會論文誌. Journal of the Korea institute of telematics and electronics. B 1996, No.0 38-48 (11 pages)

이충환, 김준성, 박규호, Lee. Choong-Hwan, Kim. Jun-Sung, Park. Kyu-Ho 저

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system using PIPEline)"를 구현하고 성능평가 하였다. RV860-PIPE는 MIMD형태의 아키텍쳐를 가지며, 시각처리에 적합한 ring 형태의 상호연결망(interconnection network)을 갖는 매시지 패싱타입의 컴퓨터로 구현되었다. RV860-PIPE의 단위 노드 컴퓨터는 일반적인 시각알고리즘의 수행을 위하여 법용성과 강력한 처리능력을 갖도록 64-bit 프로세서를 사용하여 설계하였다. 또한 단위 노드간 양방향 통신 및 영상 입출력기와의 통신 부담을 덜기 위한 전용화된 고속 통신 채널을 설계하였다. 구현된 시스템은 edge 검출, 실시간...
316.

High Performance 32-bit Embedded AES for Wireless Network Router Applications

등린, 유영갑, Lin. Deng, You. Young-Gap 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 8 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 2010, Vol.47 No.11 97-104 (8 pages)

등린, 유영갑, Lin. Deng, You. Young-Gap 저

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본 논문은 고성능32비트 AES구조를 제시한다. 재배열 구조는 5단 파이프라인을 사용한다. 그 안에 ShiftRows/InvShiftRows 모듈은 4단 파이프라인을 사용하고 MixColumn/InvMixColumn 모듈은 1단 파이프라인을 사용한다. Shift rows와 inverse shift rows 같은 구조를 사용한다. Mix column 과 inverse mix column 도 같은 구조를 사용한다. 그리고 RCON구조를 단순화 하여 사이즈를 줄였다. 제안된 구조는 verilogHDL 을 이용하여 구현 하였다. 이 회로의 처리량은 415Mbits/s 이고 크기는 0.18um CMOS 공정에서 13,764 게이트 이다....
317.

변형된 영상 생성 모델을 이용한 칼라 영상 보정

최호형, 윤병주, Choi. Ho-Hyoung, Yun. Byoung-Ju 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SP, 신호처리 9 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SP, 신호처리 2011, Vol.48 No.1 71-79 (9 pages)

최호형, 윤병주, Choi. Ho-Hyoung, Yun. Byoung-Ju 저

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이미징 파이프라인(imaging pipeline)의 목적은 디스플레이 되는 영상을 원영상과 비슷하게 변환하는 것이다. 이를 위해 감마 조정 혹은 히스토그램기반 방법이 영상대비와 세부 영역을 개선하기 위해 제안되었다. 그러나 이러한 방법들은 조도성분과 색도성분이 위치에 따라 변화하므로 영상 개선에 한계가 있다. 따라서 MSR (Multi-Scale Retinex) 기법이 제안되었으며, 이는 영상에 따른 가우시안 필터의 크기에 의존하며, 독립적인 로그 신호를 기반으로 한다. 그러므로 영상 보정 후 후광효과(Halo), 색상변화(Color change or...
318.

JPEG2000을 위한 효율적인 EBCOT의 VLSI 설계 및 구현

양상훈, 유혁민, 박동선, 윤숙, Yang. Sang-Hoon, Yoo. Hyuck-Min, Park. Dong-Sun, Yoon. Sook 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SP, 신호처리 7 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SP, 신호처리 2009, Vol.46 No.3 37-43 (7 pages)

양상훈, 유혁민, 박동선, 윤숙, Yang. Sang-Hoon, Yoo. Hyuck-Min, Park. Dong-Sun, Yoon. Sook 저

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컨텍스트 추출부(BPC)와 산술부호화기(AC)로 구성되는데 본 논문에서는 효율적인 EBCOT 설계에 새로운 알고리즘을 적용하여 설계하였다. BPC(Bit Plane Coding)는 context 기반의 부호화기를 사용하였고, 현재의 SigStage register의 값과 상위 비트 플랜의 column 값을 가공한 데이터와 현재의 column 값을 이용하여 코딩패스를 미리 예측하는 기법을 사용하였다. BAC(Binary Arimethic Coder)에는 4단계 pipeline을 적용하였다. 설계된 EBCOT은 Verilog HDL 모델링후 Xilinx FPGA technology를 이용하여 합성한 후 동작을 검증하였다.
319.

100% 하드웨어 효율을 갖는 블록기반의 이차원 이산 웨이블렛 변환 필터 설계

김주영, 박태근, Kim. Ju-Young, Park. Tae-Guen 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 9 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2010, Vol.47 No.12 39-47 (9 pages)

김주영, 박태근, Kim. Ju-Young, Park. Tae-Guen 저

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본 논문에서는 하드웨어 효율이 100%가 되는 2차원 이산 웨이블렛 변환 필터 구조를 제안한다. 전체 구조는 두 채널 QMF PR Lattice 필터로 구성된 1차원 DWT 필터 4개로 구성되었다. 1 레벨부터 J 레벨까지 순차적으로 수행함으로써 메모리 사용을 최소화 하면서도 하드웨어 효율이 100%가 되도록 설계하였으며 필터 입력 데이터를 구성해주는 DFC구조와 DCU구조를 제안하였다. 인접한 4개의 데이터를 동시에 입력 받아 처리함으로써 동시에 행방향과 열방향 DWT를 수행하므로 $N{ imes}N$ 이미지를 처리하는데 $N^2(1-2^{-2J})/3$...
320.

System-on-Panel 응용을 위한 고속 Pipelined ADC 설계

홍문표, 정주영, Hong. Moon-Pyo, Jeong. Ju-Young 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 8 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2009, Vol.46 No.2 1-8 (8 pages)

홍문표, 정주영, Hong. Moon-Pyo, Jeong. Ju-Young 저

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ADC의 R-String Folding Block에서는 상위 4bit를 병렬로 처리하여 디지털 출력을 얻어내며, Second Folding Block에서는 하위 4bit를 새로운 pipeline 방식을 통해 디지털 출력을 얻어낸다. HSPICE 시뮬레이션 과정을 통해 ADC 동작을 확인하였으며 최대 샘플링 주파수인 500Msample/s로 동작할 경우의 평균 전력소모는 1.34mW로 매우 작음을 확인하였다. 램프입력을 인가하면서 디지털 출력이 변할 때의 입력전압을 측정하여 DNL과 INL을 구한 결과 DNL은 $-0.56LSB{sim}0.49LSB$, INL은 $-0.94LSB{sim}0.72LSB$의 특성을 나타내었다....

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