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위상지연을 이용한 Integer-N 방식의 위상.지연고정루프 설계
최영식, 손상우, Choi. Young-Shig, Son. Sang-Woo 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2010, Vol.47 No.6 51-56 (6 pages)
논문에서는 전압제어위상지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안 하였다. 이 구조는 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 넓은 면적을 차지하던 루프필터의 면적을 크게 줄여 전체 칩을 $255{mu}m$ $ imes$ $935.5{mu}m$ 크기로 집적하였다. 제안된 회로는 1.8V $0.18{mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다. -
622Mbps급 광 통신망용 버스트모드 클럭/데이터 복원회로 설계
문성용, 이성철, 문규, Moon. Sung-Young, Lee. Sung-Chul, Moon. Gyu 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 7 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2009, Vol.46 No.2 57-63 (7 pages)
Recovery) 블록과 PLL(Phase Locked Loop) 블록으로 나뉘며, CDR 블록은 클럭이 입력 데이터에 연동되어 지터가 내제된 입력 데이터에도 항상 최적의 샘플링 시점을 갖도록 설계하였다. PLL블록은 Multi-phase generation VCO를 통해 위상이 서로 다른 8개의 클럭을 CDR블록에 제공한다. 제안된 회로는 $0.35{mu}m$ CMOS 공정을 이용하여 설계 및 레이아웃을 하였고, 시뮬레이션을 위해 $2^7-1$ PRBS 입력데이터를 사용하였다. 시뮬레이션 결과 Peak-to-Peak 지터는 17ps의 복원된 데이터 지터 특성을 가지며, 입력된 데이터는 손실 없이... -
0.4-2GHz, Seamless 주파수 트래킹 제어 이중 루프 디지털 PLL
손영상, 임지훈, 하종찬, 위재경, Son. Young-Sang, Lim. Ji-Hoon, Ha. Jong-Chan, Wee. Jae-Kyung 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 8 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2008, Vol.45 No.12 65-72 (8 pages)
논문은 seamless 주파수 트래킹 방법을 이용한 새로운 이중 루프 디지털 PLL(DPLL)을 제안한다. Coarse 루프와 fine 루프로 구성되는 이중 루프 구조는 빠른 획득 시간과 스위칭 잡음 억제를 위하여 successive approximation register기법과 TDC 회로를 사용하였다. 제안된 DPLL은 입력 주파수의 long-term 지터에 따른 지터 특성을 보상하기 위하여 Coarse와 fine의 코드 변환 주파수 트래킹 방법을 새로이 추가하였다. 또한, 제안된 DPLL은 넓은 주파수 동작 범위와 낮은 지터 특성 위하여 전류 제어 발진기와 V-I 변환기로 구성되는... -
고속 저전력 D-플립플롭을 이용한 프리스케일러 설계
박경순, 서해준, 윤상일, 조태원, Park. Kyung-Soon, Seo. Hae-Jun, Yoon. Sang-Il, Cho. Tae-Won 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 10 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2005, Vol.42 No.8 43-52 (10 pages)
프리스케일러는 PLL(Phase Locked Loop)의 동작속도를 결정하는 중요한 부분으로서 저전력의 요구조건 또한 만족해야 한다. 따라서 프리스케일러에 적용되는 TSPC(True single pulse clocked) D-플립플롭의 설계가 중요하다. 기존의 TSPC D-플런플롭은 출력단의 글리치(glitch) 문제와 클럭의 프리차지(precharge)구간에서 내부노드의 불필요한 방전으로 인한 소비전력이 증가하는 단점이 있다. 본 논문에서는 프리차지와 방전을 위한 클럭 트랜지스터 패스를 공유함으로서 클럭 트랜지스터의 수를 감소시켰고, 입력 단에 PMOS... -
기준 신호 스퍼의 크기를 줄인 두 개의 대칭 루프를 가진 위상고정루프
최현우, 최영식, Choi. Hyun-Woo, Choi. Young-Shig 대한전자공학회 Journal of the Institute of Electronics and Information Engineers 7 Pages
대한전자공학회 Journal of the Institute of Electronics and Information Engineers 2014, Vol.51 No.5 99-105 (7 pages)
입력전압을 안정화시키는 것이다. 이것을 위해 설계된 PLL은 종래 PLL과 다르게 2개의 출력을 갖는 위상주파수검출기(PFD), 2개의 루프필터, 2개의 입력전압을 갖는 VCO, 그리고 분주기로 구성되었다. $0.18{mu}m$ CMOS 공정파라미터를 사용하여 동작원리를 시뮬레이션 한 결과 종래의 단일 루프 PLL과 비교할 때 스퍼 크기가 약 1/2로 감소된 것을 확인하였다. 또한 루프필터에 사용된 R과 C가 5% 오차를 갖고 있을 경우에도 스퍼 크기가 약 1/2로 감소된 것을 확인하였다. 사용된 공급전압은 1.8V이고 소비전력은 6.3mW이였다. -
고속 통신 시스템을 위한 40GHz CMOS 전압 제어 발진기의 설계
이종석, 문용, Lee. Jongsuk, Moon. Yong 대한전자공학회 Journal of the Institute of Electronics and Information Engineers 6 Pages
대한전자공학회 Journal of the Institute of Electronics and Information Engineers 2014, Vol.51 No.3 55-60 (6 pages)
고속 통신을 위해서 0.11um CMOS 공정을 사용하여 40GHz 전압 제어 발진기 (VCO : Voltage Controlled Oscillatior)를 제작했다. 밀리미터 웨이브 대역에서 동작하는 VCO는 높은 성능을 얻기 위하여 스마트 바이어스 테크닉을 사용하였고 스파이럴 형태의 인덕터와 출력버퍼를 추가하여 LC형 구조로 설계했다. 제안하는 VCO의 동작범위는 34~40GHz이며, 이 주파수 대역은 밀리미터 웨이브 통신 시스템에 적합하다. VCO의 측정결과 -16dBm의 출력파워와 16%의 동작범위, 38GHz 중심주파수에서 -100.33dBc/Hz(@1MHz)의 위상잡음을 갖는다.... -
개선된 자동 주파수 보정회로를 이용한 광대역 클록 발생기 설계
정상훈, 유남희, 조성익, Jeong. Sang-Hun, Yoo. Nam-Hee, Cho. Seong-Ik 대한전기학회 전기학회논문지= The Transactions of the Korean Institute of Electrical Engineers 4 Pages
대한전기학회 전기학회논문지= The Transactions of the Korean Institute of Electrical Engineers 2011, Vol.60 No.2 451-454 (4 pages)
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전원사고 시 3상 계통연계 인버터의 전원 전압 고속 검출 방법
최형진, 송승호, 정승기, 최주엽, 최익, Choi. Hyeong-Jin, Song. Seung-Ho, Jeong. Seung-Gi, Choi. Ju-Yeop, Choy. Ick 한국태양에너지학회 한국태양에너지학회 논문집 8 Pages
한국태양에너지학회 한국태양에너지학회 논문집 2009, Vol.29 No.5 65-72 (8 pages)
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이중루프 위상.지연고정루프 설계
최영식, 최혁환, Choi. Young-Shig, Choi. Hyek-Hwan 한국정보통신학회 한국해양정보통신학회논문지 7 Pages
한국정보통신학회 한국해양정보통신학회논문지 2011, Vol.15 No.7 1552-1558 (7 pages)
Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안하였다. 이 구조를 이용하여 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 칩의 크기를 크게 줄였다. 새로이 제안하는 듀얼루프 위상 자연고정루프에서는 전압제어지연단 경로의 커패시터와 전하펌프의 전류 크기를 조절함으로서 작은 이득 값을 가지는 전압제어지연단을 사용할 수 있다. 제안된 회로는 $0.18{mu}m$ CMOS 공정의 파라미터를 이용하여 Hspice로 시뮬레이션을... -
DAC를 이용한 Offset-PLL 설계 및 제작
임주현, 송성찬, Lim. Ju-Hyun, Song. Sung-Chan 한국전자파학회 韓國電磁波學會論文誌 7 Pages
한국전자파학회 韓國電磁波學會論文誌 2011, Vol.22 No.2 258-264 (7 pages)
본 논문은 GSM(Global System for Mobile communications)에서 주로 사용되는 Offset-PLL(Phase Locked Loop) 방식을 사용하여 낮은 위상 잡음과 빠른 위상 고정 시간, 우수한 불요파 특성을 갖는 주파수 합성기를 설계 제작하였다. 제안된 주파수 합성기의 구조는 3번의 주파수 하향 변환을 통해 낮은 위상 잡음 갖도록 하였으며, 높은 주파수 해상도를 갖도록 세 개의 offset 주파수중 최종 offset 주파수를 DDS(Direct Digital Synthesizer)를 이용하여 생성하였다. 또한, 빠른 스위칭 속도를 가질 수 있도록 DAC(Digital to Analog...