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고속 DRAM을 위한 Duty Cycle 보정 기능을 가진 Analog Synchronous Mirror Delay 회로의 설계
최훈, 김주성, 장성진, 이재구, 전영현, 공배선, Choi. Hoon, Kim. Joo-Seong, Jang. Seong-Jin, Lee. Jae-Goo, Jun. Young-Hyun, Kong. Bai-Sun 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2005, Vol.42 No.9 29-34 (6 pages)
생성할 수 있다. 그러므로, 본 내부 클럭 생성기는 double data-rate (DDR) synchronous DRAM (SDRAM)과 같은 듀얼 에지 동기형 시스템(dual edge-triggered system)에 효율적으로 이용될 수 있다. 제안된 기술의 타당성을 평가하기 위하여, $0.35mu$m CMOS 공정기술을 이용하여 제안된 내부 클럭 생성기를 구현하여 모사실험을 실행하였다. 실험 결과, 제안된 내부 클럭 생성기는, $40~60$의 duty ratio를 갖는 외부 클럭 신호에 대하여, 50$\%$ duty ratio를 갖는 내부 클럭 신호를 2 클럭 주기 만에 발생시킬 수 있음을 확인하였다. -
A CMOS Duty Cycle Corrector Using Dynamic Frequency Scaling for Coarse and Fine Tuning Adjustment
한상우, 김종선, Han. Sangwoo, Kim. Jongsun 대한전자공학회 Journal of the Institute of Electronics Engineers of Korea 6 Pages
대한전자공학회 Journal of the Institute of Electronics Engineers of Korea 2012, Vol.49 No.10 142-147 (6 pages)
본 논문에서는 다이나믹 주파수 스케일링 (DFS) 카운터를 사용하여 코오스, 파인 조정 기능을 갖는 CMOS 듀티 사이클 보정회로를 제시한다. DFS 카운터는 디지털-아날로그 컨버터의 비트 스위칭 글리치를 감소시키기 때문에 제안하는 CMOS 듀티 사이클 보정회로의 듀티 보정 범위를 증가시키고 지터 특성을 개선한다. 제안하는 회로는 0.18-${mu}m$ CMOS 공정을 이용하여 설계되었다. 0.5-1.5GHz의 넓은 동작 주파수와 25-75%의 넓은 듀티 사이클 보정 범위 내에서 측정된 최대 출력 듀티 사이클 에러는 ${pm}1.1%$이다. -
Anti-prion activity of (E)-3,4-dihydroxystyryl 2,3,4-trihydroxybutanoate against BSE-associated prion protein
Hyo Jin Kim, Won Yong Lee, In Soon Roh, Tae Young Suh, Jiwon Choi, Kyoung Tai No, Hae Eun Kang, Hyun Joo Sohn 대한수의학회 대한수의학회 학술대회발표집 2 Pages
대한수의학회 대한수의학회 학술대회발표집 추계학술심포지움 148 270-271 (2 pages)
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119 구급업무의 효율적 운영 방안에 대한 이론적 연구
고재문, 이인모 한국보건기초의학회 한국보건기초의학회지 10 Pages
한국보건기초의학회 한국보건기초의학회지 2014, Vol.7 No.2 4 71-80 (10 pages)
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한국의 국제스포츠 행사에 대한 대 테러 전략
Park, Dong-Kyun 한국경호경비학회 시큐리티연구 26 Pages
한국경호경비학회 시큐리티연구 2010, 제 22호 4 65-90 (26 pages)
세계사적인 측면에서 볼 때, 국가마다 위기상황은 존재하게 마련이다. 이와 같이 국가가 경험하게 되는 각종 위기 상황은 대부분이 전쟁과 관련된 것들이 많았다. 그러나 최근에는 국가(정부)가 관심을 기울여야 할 위기의 영역이 다양해지고 또한 폭이 넓어졌다. 즉 탈냉전 이후 국가가 대비하고, 관리해야 할 위기의 근원과 위협요인들이 급증하기 시작한 것이다. 국제정치의 현재 패러다임으로 볼 때, 세계대전의 위험성은 줄었지만 지역차원의 무장분쟁이 나 갈등사례는 오히려 증가했다. 특히 테러는 이제 전쟁 이상의 위협으로... -
클록 보정회로를 가진 1V 1.6-GS/s 6-bit Flash ADC
김상훈, 홍상근, 이한열, 박원기, 이왕용, 이성철, 장영찬, Kim. Sang-Hun, Hong. Sang-Geun, Lee. Han-Yeol, Park. Won-Ki, Lee. Wang-Yong, Lee. Sung-Chul, Jang. Young-C 한국정보통신학회 한국정보통신학회논문지 9 Pages
한국정보통신학회 한국정보통신학회논문지 2012, Vol.16 No.9 1847-1855 (9 pages)
ADC는 클록 보정회로에 의해 클록 duty cycle과 phase를 최적화함으로 flash ADC의 동적특성을 개선한다. 클록 보정 회로는 비교기를 위한 클록의 duty cycle을 제어하여 evaluation과 reset 시간을 최적화한다. 제안된 1.6-GS/s 6-비트 flash ADC는 1V 90nm의 1-poly 9-metal CMOS 공정에서 제작되었다. Nyquist sampling rate인 800 MHz의 아날로그 입력신호에 대해 측정된 SNDR은 32.8 dB이며, DNL과 INL은 각각 +0.38/-0.37 LSB, +0.64/-0.64 LSB이다. 구현된 flash ADC의 면적과 전력소모는 각각 $800{ imes}500{mu}m2$와 193.02 mW...
