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Fractional-N PLL (Phase-Locked Loop) 주파수 합성기 설계
김선철, 원희석, 김영식, Kim. Sun-Cheo, Won. Hee-Seok, Kim. Young-Sik 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 2005, Vol.42 No.7 35-40 (6 pages)
논문에서는 900MHz 대역 중저속 무선 통신용 칩에 이용되는 3차 ${Delta}{sum}$ modulator를 사용한 Fractional-N PLL 주파수 합성기를 설계 및 제작하였다 우수한 위상노이즈 특성을 얻기 위해 노이즈 특성이 좋은LC VCO를 사용하였다. 그리고 고착시간을 줄이기 위해서 Charge Pump의 펌핑 전류를 주파수 천이 값에 따라 조절할 수 있도록 제작하였고 PFD의 참조 주파수를 3MHz까지 높였다. 또한 참조 주파수를 높이는 동시에 PLL의 최소 주파수 천이 간격을 10KHz까지 줄일 수 있도록 하기위하여 36/37 Fractional-N 분주기를 제작하였... -
디스플레이 인터페이스에 적용된 6 Gbps급 송신기용 PLL(Phase Locked Loop) 설계
유병재, 조현묵, Yu. Byeong-Jae, Cho. Hyun-Mook 한국전기전자학회 전기전자학회논문지 6 Pages
한국전기전자학회 전기전자학회논문지 2013, Vol.17 No.1 16-21 (6 pages)
최근 주파수 합성기는 협대역으로 설계를 하거나 광대역 주파수 합성기의 경우 이중루프구조로 설계하여 위상잡음을 줄이는 방식을 사용하고 있다. 그러나 이중루프구조의 주파수 합성기는 전압제어발진기의 중심주파수 불일치와 추가적인 루프를 필요로 하는 단점을 가지고 있다. 본 논문에서는 800Mhz ~ 3Ghz를 지원하는 새로운 구조의 단일루프 형태의 다중제어 광대역 주파수 합성기를 제안한다. 본 논문의 주파수 합성기의 전압제어발진기는 Coarse 제어 전압과 Fine제어전압을 고정되며, 최종적으로 낮은 Kvco를 가지게 된다.... -
Mobile Application을 위한 All Digital Phase-Locked Loop 연구 동향
신재욱, 신현철, Sin. Jae-Uk, Sin. Hyeon-Cheol 한국통신학회 정보와 통신 : 한국통신학회지 7 Pages
한국통신학회 정보와 통신 : 한국통신학회지 2011, Vol.28 No.11 9-15 (7 pages)
인해 디지털회로는 속도향상 소모전력 감소로 성능이 매우 많이 향상되었지만, Analog/RF 회로는 동작전압감소, 공정변화심화 등으로 인해 심각한 성능저하가 나타나고 있다. 이에 기존의 전하펌프 기반 아날로그 PLL에 대한 대안으로 All Digital PLL(ADPLL)이 개발되고 이미 상용제품에 적용되고 있다. 하지만 그 성능은 데이터변환 회로인 TDC와 DCO의 제한된 해상도로 인해 개선이 많이 필요하다. 이 두 회로는 ADPLL의 성능에 가장 큰 영향을 미치므로 본 논문에서는 지금까지 발표된 TDC와 DCO 구현사례를 중심으로 ADPLL의... -
Tracking analog-to-digital 변환기를 이용한 digital phase-locked loop
차수호, 유창식, Cha. Soo-Ho, Yoo. Chang-Sik 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2005, Vol.42 No.9 35-40 (6 pages)
본 논문에서는 1.6Gb/s에서 동작하는 digitally controlled phase-locked loop (DCPLL)를 제안한다. DCPLL은 일반적인 아날로그 PLL과 tracking analog-to-digital 변환기를 결합한 구조이다. 제안한 DCPLL에서는 tracking ADC의 출력이 voltage controlled oscillator (VCO)의 제어 전압을 생성한다. 일반적으로 사용되는 digital PLL (DPLL)은 digitally controlled oscillator (DCO)와 time-to-digit converter (TDC)로 구성된다 DCO와 TDC를 사용한 DPLL은 시간 스텝이 작을 수 록 jitter 특성이 향상되지만 전력소모는 커진다. 이... -
디지탈 하이브리드 위상고정루프(DH-PLL) 주파수 합성기의 위상잡음 분석
이현석, 손종원, 유흥균 한국전자파학회 韓國電磁波學會論文誌 8 Pages
한국전자파학회 韓國電磁波學會論文誌 2002, Vol.13 No.7 649-656 (8 pages)
디지탈 하이브리드 위상고정루프(DH-PLL: Digital Hybrid Phase-Locked Loops)의 위상잡음을 분석하였다. 기존 위상고정루프에 비하여, 디지탈 하이브리드 위상고정루프는 D/A 변환기에서 발생하는 잡음이 전체 출력위상잡음에 추가되므로 위상잡음이 증가되는 문제점이 있다. 입력기준신호, D/A 변환기, 그리고 전압제어발진기(VCO: Voltage Controlled Oscillator)를 주요 잡음원으로 고려하여, 이것에 의한 위상잡음을 해석적으로 분석하였다. 또한 폐루프 대역과 주파수 합성 분주비(hi)에 따른 위상잡음의 변화를 연구하여 디지탈... -
0.4-2GHz, Seamless 주파수 트래킹 제어 이중 루프 디지털 PLL
손영상, 임지훈, 하종찬, 위재경, Son. Young-Sang, Lim. Ji-Hoon, Ha. Jong-Chan, Wee. Jae-Kyung 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 8 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2008, Vol.45 No.12 65-72 (8 pages)
논문은 seamless 주파수 트래킹 방법을 이용한 새로운 이중 루프 디지털 PLL(DPLL)을 제안한다. Coarse 루프와 fine 루프로 구성되는 이중 루프 구조는 빠른 획득 시간과 스위칭 잡음 억제를 위하여 successive approximation register기법과 TDC 회로를 사용하였다. 제안된 DPLL은 입력 주파수의 long-term 지터에 따른 지터 특성을 보상하기 위하여 Coarse와 fine의 코드 변환 주파수 트래킹 방법을 새로이 추가하였다. 또한, 제안된 DPLL은 넓은 주파수 동작 범위와 낮은 지터 특성 위하여 전류 제어 발진기와 V-I 변환기로 구성되는... -
PLL을 이용한 K-band용 발진기에 관한 연구
이용덕, 장준혁, 류근관, 이기학, 홍의석 한국통신학회 한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신 6 Pages
한국통신학회 한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신 2000, Vol.25 586-591 (6 pages)
루프(PLL : Phase Locked Loop)의 궤환 성질을 이용하여 K-band용 위상고정 hair-pin 공진 발진기 (PLHRO)를 설계 및 제작하였다. 24.42GHz 위상고정 Hair-pin 공진 발진기는 반송주파수로부터 100KHz, 10KHz 떨어진 곳에서 각각 -86.6dBc/Hz, -76.5dBc/Hz의 위상잡음 특성을 나타내었고 출력은 -0.6dBm 이었다. 또한 -23dBc이하의 기본 주파수 억압특성과 -65dBc의 스퓨리어스 잡음 특성을 나타내었다. 완충증폭기를 포함한 24.42GHz 위상고정 hair-pin 공진 발진기는 반송주파수로부터 100KHz, 10KHz 떨어진 곳에서 각각 -77.34dBc/Hz,... -
2 Hall-ICs를 이용한 Slotless PM Brushless DC Motor의 정밀속도제어를 위한 PLL 제어방식
윤용호, 이승준, 김영란, 원충연, 최유영, Yoon. Y.H, Lee. S.J, Kim. Y.R, Won. C.Y, Choe. Y.Y 전력전자학회 전력전자학회 논문지 8 Pages
전력전자학회 전력전자학회 논문지 2005, Vol.10 No.2 109-116 (8 pages)
이루어진 BLDC전동기의 경우 회전자 위치 판별 센서는 필수 요소이다. PM BLDC 전동기의 속도제어를 수행함에 있어 기존의 엔코더와 Hall-IC 3개를 이용하지 않고, 2개의 Hall-IC로 3상 motor의 나머지 한상의 Hall-IC 신호를 추정하였다. 또한 사용된 PM BLDC motor는 고속속도를 가지는 특성을 가지고 있지만 Hall-IC를 이용하여 속초제어를 하기 때문에 속도의 오차 량이 상당히 크다는 단점을 가지고 있다. 따라서 이러한 단점을 개선하기 위해 저가의 PLL회로를 적용하였다. 또한 실험을 통하여 그 타당성을 검증하였다. -
나카가미-m 페이딩 채널 하에서 PLL 이득에 따른 DS/CDMA의 성능 분석
강찬석, 박진수 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TE, 전문기술교육 7 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TE, 전문기술교육 2000, Vol.37 No.3 53-59 (7 pages)
본 논문에서는 송수신 신호의 위상 차를 위상에러로 가정하고 Tikhonov 확률밀도함수를 이용하여 PLL(Phase Locked Loop)이득의 변화에 대한 DS/CDMA(Direct Sequence/code Division Multiple Access) DPSK(Differential Phase Shift Keying)시스템의 성능을 분석하였다. 그 결과, 위상에러를 고려하지 않은 DPSK시스템과 비교하여 수신기의 PLL이득을 조정함으로써 시스템의 성능을 향상시킬 수 있음을 알 수 있었다. 시스템의 비트 포율이 10-2에서 PLL이득이 1㏈에서 4.8㏈, 7㏈에서는 0.4㏈의 성능차를 보이며 30㏈에서는 두 시스템의... -
위상 에러와 하이브리드 SC/MRC-(2/3)기법을 고려한 MC-DS/CDMA 시스템의 성능 분석
김원섭, 박진수, Kim. Won-Sub, Park. Jin-Soo 한국정보처리학회 정보처리학회논문지. The KIPS transactions. Part C Part C 8 Pages
한국정보처리학회 정보처리학회논문지. The KIPS transactions. Part C Part C 2004, No.0 835-842 (8 pages)
수신기 내의 PLL(Phase Locked Loop)에서 발생된 참조 신호와의 위상차를 위상 에러로 가정한 후, PLL 루프 내의 이득 값을 조정하여 완전 동기 된 수신 신호가 되는 MC-DS/CDMA(Multi-Carrier Direct Sequence/Code Division Multiple Access) 시스템을 분석하였다. 또한, 이동 통신 환경에 대한 채널 모델로 나카가미-m 페이딩 채널 환경을 채택하였으며, 하이브리드 SC/MRC-(2/3) 다이버시티 방식이 적용된 MC/DS-CDMA 시스템에서 고려 사항인 나카가미 페이딩 지수(m), 경로의 수$(L_p),$ 하이브리드 SC/MRC-(2/3) 다이버시티 브랜치... -
DAC를 이용한 Offset-PLL 설계 및 제작
임주현, 송성찬, Lim. Ju-Hyun, Song. Sung-Chan 한국전자파학회 韓國電磁波學會論文誌 7 Pages
한국전자파학회 韓國電磁波學會論文誌 2011, Vol.22 No.2 258-264 (7 pages)
본 논문은 GSM(Global System for Mobile communications)에서 주로 사용되는 Offset-PLL(Phase Locked Loop) 방식을 사용하여 낮은 위상 잡음과 빠른 위상 고정 시간, 우수한 불요파 특성을 갖는 주파수 합성기를 설계 제작하였다. 제안된 주파수 합성기의 구조는 3번의 주파수 하향 변환을 통해 낮은 위상 잡음 갖도록 하였으며, 높은 주파수 해상도를 갖도록 세 개의 offset 주파수중 최종 offset 주파수를 DDS(Direct Digital Synthesizer)를 이용하여 생성하였다. 또한, 빠른 스위칭 속도를 가질 수 있도록 DAC(Digital to Analog... -
A Frequency Model of OCXO for Holdover Mode of DP-PLL
한욱, 황진권, 김영권, Han. Wook, Hwang. Jin-Kwon, Kim. Yung-Kwon 한국전기전자학회 전기전자학회논문지 8 Pages
한국전기전자학회 전기전자학회논문지 2000, Vol.4 No.2 266-273 (8 pages)
OCXO (Oven Controlled X-tal Oscillator)의 주파수 모델이 holdover 알고리즘을 DP-PLL (Digital Processing-Phase Locked Loop) 시스템에 적용하기 위해 제안되었다. 이 모델은 온도와 OCXO의 노화에 따라 2차 다항식으로 간단하게 표현된다. 모델 변수들은 LSM (Least Squared Method)을 적용한 실험 데이터로부터 얻어진다. holdover 알고리즘은 다른 실험 데이터를 사용한 동일한 모델로 모의실험 할 수 있다. -
PAA(Pad Area Array)을 이용한 ITS RF 모듈의 3차원적 패키지 구현
지용, 박성주, 김동영, Ji. Yong, Park. Seong-Ju, Kim. Dong-Yeong 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 10 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2001, Vol.38 No.1 13-22 (10 pages)
구성되는 회로를 특성 임피던스 정합과 시스템의 동작 안정도를 고려하여, 기능별로는 송신부, 수신부, PLL(Phase Locked Loop)부, 전원부로 분할하였고 주파수별로는 224㎒, 21.4㎒, 및 450㎑∼DC의 주파수 대역으로 분할하여 설계하였다. RF 회로 모듈을 구현하는 과정에서 224㎒ 대역에서 동작하는 송신부와 수신부 증폭회로는 설계치와 일치하는 18.9㏈, 23.9㏈의 이득, PLL부와 전원부는 위상 고정, 정전원 입력의 동작특성을 최대화시킬 수 있었다. 3차원 구조의 RF 모듈은 2차원의 평면구조의 단일 기판 구성방법과 비교하여 부피... -
고순도 스펙트럼과 초고속 스위칭 속도의 PLL 주파수 합성기 설계
이현석, 손종원, 안병록, 유흥균 한국통신학회 한국통신학회논문지. The Journal of Korea Information and Communications Society. 네트워크 및 서비스 6 Pages
한국통신학회 한국통신학회논문지. The Journal of Korea Information and Communications Society. 네트워크 및 서비스 2001, Vol.26 1464-1469 (6 pages)
본 논문에서는 디지털 하이브리드 위상고정루프(Digital Hybrid Phase-Locked Loop, DHPLL) 주파수 합성기 구조에서 고 순도 스펙트럼과 초고속 스위칭 속도를 위한 설계기술을 제안한다. D/A 변환기 출력으로 전압제어발진기(Voltage Controlled Oscillator, VCO)를 구동하는 개 루프(open-loop) 구성 방식과 기존 위상고정루프(Phase Locked Loop, PLL)의 폐 루프(closed-loop) 구성 방식을 혼합한 하이브리드 구조의 주파수 합성기를 고려하여, 시스템 변수(개 루프 대역과 위상 여유)와 성능 파라미터(정착시간, 위상 잡음, 그리고... -
PLL 기법을 이용한 단상 PWM 인버터의 정상상태 성능개선
정세교, 이대식 전력전자학회 전력전자학회 논문지 8 Pages
전력전자학회 전력전자학회 논문지 2004, Vol.9 No.4 356-363 (8 pages)
PWM 인버터의 정밀 전압제어 기법을 다루었으며 정상상태에서 전압 오차를 최소화하기 위해 phase-locked loop(PLL) 기법을 이용한 새로운 전압 제어 방법을 제안하였다. 제안된 제어기법에서는 출력 커패시터 전압과 전류를 이용하여 PLL 보상기를 구성하였으며 주제어기에 PLL 보상기를 추가하여 출력 전압의 정상상태 성능을 개선하였다. 제안된 방법의 타당성을 검증하기 위하여 시뮬레이션과 실험을 수행하였으며, 그 결과 기존의 방법에 비해 정상상태 전압제어 성능과 Total Harmonic Distortion(THD)이 현저히 개선됨을 입증할 수... -
위상잡음 해석을 이용한 RSSI용 PLL 주파수합성기 설계
김남태, 정재한, 송한정, Kim. Nam-Tae, Jeong. Jae-Han, Song. Han-Jung 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 7 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 2011, Vol.48 No.12 28-34 (7 pages)
본 논문에서는 위상잡음 해석을 이용하여 RSSI(receiver signal strength indicator)용 PLL 주파수 합성기를 설계한다. PLL의 위상잡음, 잠금시간(lock time) 및 스퍼(spur) 억제 능력은 루프 요소의 성능과 루프 필터에 의하여 결정되므로, 합성기의 요구 성능은 PLL 요소의 잡음 성능과 루프 전달함수를 최적화함으로써 구할 수 있다. 이의 응용 예로써, 2.288GHz에서 동작하는 RSSI용 PLL 주파수 합성기를 위상잡음 해석을 이용하여 설계하며, 실험을 통하여 설계의 타당성을 입증한다. -
동작온도에 무관한 Frequency-to-Voltage 변환 회로
최진호, 유영중, Choi. Jin-Ho, Yu. Young-Jung 한국해양정보통신학회 한국해양정보통신학회논문지 6 Pages
한국해양정보통신학회 한국해양정보통신학회논문지 2007, Vol.11 No.5 949-954 (6 pages)
공정을 이용하여 동작온도에 무관한 FVC(Frequency-to-Voltage Convener) 회로를 제안한다. FVC는 FLL(Frequency Locked Loop)의 핵심 회로로서 주파수 신호를 전압신호로 변환하는 회로이다. FLL 회로는 PLL(Phase-Locked Loop) 회로 같이 고정된 주파수 신호를 생성하는 회로지만, PLL과는 달리 위상비교기, charge pump, 저역 필터 등이 필요치 않아 간단히 회로를 구성할 수 있다. FVC 회로의 설계는 $0.25{mu}m$ CMOS 공정을 이용하였다. 설계되어진 회로의 입력 주파수는 70MHz에서 140MHz를 사용하였다. 회로의 시뮬레이션 결과... -
51-위상 출력 클록을 가지는 CMOS 위상 고정 루프
이필호, 장영찬, Lee. Pil-Ho, Jang. Young-Chan 한국정보통신학회 한국정보통신학회논문지 7 Pages
한국정보통신학회 한국정보통신학회논문지 2014, Vol.18 No.2 408-414 (7 pages)
논문에서는 125 MHz 목표 주파수의 51-위상 출력 클록을 가지는 전하 펌프 위상 고정 루프(PLL)를 제안한다. 제안된 위상 고정 루프는 51-위상 클록을 출력하면서 최대 동작 주파수를 확보하기 위해 세 개의 전압 제어 발진기(VCO)를 사용한다. 17 단의 지연 소자는 각각의 전압 제어 발진기를 구성하며, 51-위상 클록 사이의 위상 오차를 줄이는 저항 평준화 구조는 세 개의 전압 제어 발진기를 결합시킨다. 제안된 위상 고정 루프는 공급전압 1.0 V의 65 nm 1-poly 9-metal CMOS 공정을 사용한다. 동작 주파수 125 MHz에서 시뮬레이션된... -
위상차 전압 변환기를 이용한 Fractional-N 위상고정루프
이상기, 최영식, Lee. Sang-Ki, Choi. Young-Shig 한국정보통신학회 한국정보통신학회논문지 9 Pages
한국정보통신학회 한국정보통신학회논문지 2012, Vol.16 No.12 2716-2724 (9 pages)
본 논문에서는 기존의 fractional-N 위상고정루프의 가장 큰 문제점인 fractional 스퍼를 억제하기 위해 위상차-전압 변환기(Phase Difference-to-Voltage Converter : PDVC)를 도입하였다. PDVC는 위상주파수 검출기 출력 신호의 위상차에 따라 전하펌프의 전류량을 조절한다. 제안한 구조는 위상 주파수 검출기(phase frequency detector) 신호들의 위상차가 커지면 전하펌프(charge pump) 전류를 감소시켜 fractional 스퍼를 줄일 수 있는 구조이다. 회로는 1.8V $0.18{mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을... -
주파수 체배기와 PLL을 이용한 10 GHz 생체 신호 레이더 시스템
명성식, 안용준, 문준호, 장병준, 육종관, Myoung. Seong-Sik, An. Yong-Jun, Moon. Jun-Ho, Jang. Byung-Jun, Yook. Jong-Gwan 한국전자파학회 韓國電磁波學會論文誌 10 Pages
한국전자파학회 韓國電磁波學會論文誌 2010, Vol.21 No.2 208-217 (10 pages)
논문에서는 주파수 체배기와 위상 동기화 회로(Phase-Locked Loop: PLL)를 이용한 주파수 합성기를 이용한 10 GHz 대역에서 동작하는 생체 신호 레이더를 제안하였다. 제안된 10 GHz 대역 생체 레이더는 2.5 GHz 전압 제어 발진기와 PLL을 이용하여 발생된 위상 잡음 특성이 매우 뛰어나고 안정적인 정현 신호를 이용하여 뛰어난 생체 신호 검출 성능을 보인다. 또한 10 GHz 대역에서 PLL을 구현하기 어려운 점을 해결하기 위하여 2.5 GHz 대역에서 PLL을 이용하여 발생된 신호를 주파수 체배기를 이용하여 10 GHz 대역 신호를 발생시키는... -
고속 PLL을 위한 이중구조 PFD
조정환, 정정화 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TE, 전문기술교육 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TE, 전문기술교육 2002, Vol.39 No.1 16-21 (6 pages)
본 논문에서는 TSPC(True Single Phase Clocking) CMOS 회로를 이용하여 출력특성을 향상시킨 고속 PLL을 위한 이중구조 PFD(Phase Frequency Detector)를 제안한다. 넓은 dead zone과 긴 지연시간을 갖고 있는 기존의 3-state PFD는 고속 동작에 사용되는 PLL(Phase-Locked Loop)에서 사용하는 것은 부적합하다. 이러한 3-state PFD의 단점을 해결하기 위하여 다이내믹 CMOS 논리회로로 구현된 다이내믹 PFD는 duty cycle의 변화에 따라 지터 잡음을 발생하는 문제점을 갖는다. 이러한 문제를 해결하기 위하여 TSPC 회로와 이중구조를... -
2단 DC-DC 컨버터로 구성된 배터리 에너지저장용 계통연계형 전력변환장치
박아련, 김도현, 김경태, 한병문, 이준영, Park. Ah-Ryeon, Kim. Do-Hyun, Kim. Kyeong-Tae, Han. Byung-Moon, Lee. Jun-Young 대한전기학회 전기학회논문지= The Transactions of the Korean Institute of Electrical Engineers 9 Pages
대한전기학회 전기학회논문지= The Transactions of the Korean Institute of Electrical Engineers 2012, Vol.61 No.12 1848-1856 (9 pages)
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A Clock Regenerator using Two 2nd Order Sigma-Delta Modulators for Wide Range of Dividing Ratio
Oh. Seung-Wuk, Kim. Sang-Ho, Im. Sang-Soon, Ahn. Yong-Sung, Kang. Jin-Ku 대한전자공학회 Journal of semiconductor technology and science 8 Pages
대한전자공학회 Journal of semiconductor technology and science 2012, Vol.12 No.1 10-17 (8 pages)
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지연고정루프를 이용한 $1{mu}s$ 아래의 위상고정시간을 가지는 Integer-N 방식의 위상고정루프 설계
최혁환, 권태하, Choi. Hyek-Hwan, Kwon. Tae-Ha 한국해양정보통신학회 한국해양정보통신학회논문지 7 Pages
한국해양정보통신학회 한국해양정보통신학회논문지 2009, Vol.13 No.11 2378-2384 (7 pages)
위상고정시간을 가지는 새로운 방식의 위상고정루프(Phase Locked Loop, PLL)를 제안하였다. 지연고정루프(Delay Locked Loop, DLL)를 사용하여 입력 주파수를 체배 시켜 위상 고정 루프가 보다 더 높은 루프 대역폭을 가지도록 하여 위상고정이 짧은 시간에 일어나도록 설계하였다. 제안한 위상고정루프는 기존의 위상고정루프와 지연고정루프, 주파수 체배기로 구성되었으며 전원전압은 1.8V를 사용했다. $0.18{mu}m$ CMOS 공정으로 Hspice를 이용해서 시뮬레이션 했으며 채널 변환 시 위상고정 시간은 $0.9{mu}s$이다. 입력과 출력... -
고속 DVD 시스템에서 비대칭 신호 보정기와 결합한 Digital PLL 설계
김판수, 고석준, 최형진, 이정현 한국통신학회 한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신 12 Pages
한국통신학회 한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신 2001, Vol.26 2000-2011 (12 pages)
본 논문에서는 기존 1배속 및 6배속과 같은 저속 DVD 시스템에서 설계되었던 Analog PLL(Phase Locked Loop)을 고배속 동작에 유용하게 디지털화 했으며, 고속인 20배속 DVD 시스템에서의 최적 Digital PLL 모델을 제시하였다. 특히, 고속 DVD 시스템 설계에서 성능 열화의 주요 원인인 bulk delay, 샘플링 클럭 주파수 오타, 비대칭 신호 현상과 같은 채널 영향들을 고려하여 안정적으로 동작할 수 있는 DPLL 설계에 초점을 맞추었다. 우선, DPLL에서는 새로운 타이밍 에러 검출 알고리즘으로 변형된 Early-Late 방법을 제시하였다.... -
Ku-Band용 위상 고정 고조파 발진기 설계
이건준, 김영식, Lee. Kun-Joon, Kim. Young-Sik 한국전자파학회 韓國電磁波學會論文誌 7 Pages
한국전자파학회 韓國電磁波學會論文誌 2005, Vol.16 No.1 49-55 (7 pages)
논문에서는 아날로그 위상 고정 루프(PLL: Phase Locked Loop)를 이용한 무선 LAN(Wireless Local Area Network)용 위상 고정 고조파 발진기(PLHO: Phase Locked Harmonic Oscillator)를 설계 및 제작하였다. 이 고조파 발진기는 Ring 공진기, 주파수 동조를 위한 바랙터 다이오드 그리고 위상 고정 루프 회로로 구성된다. 발진기의 8.5 GHz의 기본 주파수는 위상 고정 루프를 위한 귀환 신호로 이용되고 17.0 GHz의 2차 고조파는 출력으로 이용되므로 위상 고정 시스템에서 위상 비교를 위한 주파수 분배기를 한 단계 줄일 수 있다. 위상... -
Digital PLL을 이용한 초음파진동 측정용 레이저 도플러 진동계의 개발
한국광학회 한국광학회지 2000, Vol.11 No.5 306-311 (6 pages)
후 디지털로 변환하였다. Digital Phase Locked Loop(이하 DPLL)를 사용하여 진동하는 표면의 속도에 비례하는 전압출력을 얻었으며, 이 신호로부터 진동주파수와 크기를 추출하고 주파수특성을 보상하기 위하여 마이크로프로세서를 사용하였다. 그 결과 300 kHz까지의 진동을 측정할 수 있었으며 300 kHz로 진동하는 경우 측정 가능한 최소진폭은 1 nm이었다. 본 연구에서 개발된 LDV는 대용량 전기기기의 부분방전에 의해 발생되는 초음파진동으로부터 최소형 전기 기기의 미세진동까지 측정하는 비접촉식 진동 측정에 사용할 수 있다고... -
상태관측기를 이용한 단상 PLL제어의 성능 개선
황희훈, 최종우, Hwang. Hee-Hun, Choi. Jong-Woo 전력전자학회 전력전자학회 논문지 9 Pages
전력전자학회 전력전자학회 논문지 2009, Vol.14 No.2 96-104 (9 pages)
단상 위상고정루프(PLL: Phase Locked Loop) 제어기를 제안한다. 기존의 방식은 전원단에 주입된 저차 고조파를 완벽하게 제거하지 못하여 전체 PLL 시스템에 영향을 주게 된다. 제안된 알고리즘은 전차원 상태관측기를 사용하여 기본파와 고조파를 분리하고 고조파 성분을 효과적으로 제거 및 검출하여 기본파 성분만을 발생한다. 그리고 가상 발생신호 및 기존 입력신호를 함께 제어함으로써 기존방식보다 정상상태 오차를 감소시킬 수 있다. 모의실험결과 및 실제실험결과를 통하여 설계한 제어기에 의해 발생된 주파수가 실제값에... -
정상분 전압 관측기를 이용한 불평형 3상 전원의 PLL
김형수, 최종우, Kim. Hyeong-Su, Choi. Jong-Woo 전력전자학회 전력전자학회 논문지 7 Pages
전력전자학회 전력전자학회 논문지 2008, Vol.13 No.2 145-151 (7 pages)
전압 관측기를 이용한 PLL(Phase Locked Loop) 방법을 제안한다. 제안된 PLL 방법은 기존의 전역 통과 필터(APF, All Pass Filter)를 이용하여 불평형 전원전압으로부터 정상분 전압을 구하는 것과는 달리 전차원 상태관측기를 사용함으로써 불평형사고 발생 시 추정위상각의 과도상태 응답특성을 개선하였다. 기존의 정상분 전압 추출 PLL 방법과 본 논문에서 제안된 PLL 방법의 성능을 비교하기 위해, 전원단 전압에 불평형 사고 발생시 위상각을 검출하는 실험을 하였고, 이를 통해 기존의 전역 통과 필터를 이용한 정상분 전압 추출... -
위상지연을 이용한 Integer-N 방식의 위상.지연고정루프 설계
최영식, 손상우, Choi. Young-Shig, Son. Sang-Woo 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2010, Vol.47 No.6 51-56 (6 pages)
논문에서는 전압제어위상지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안 하였다. 이 구조는 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 넓은 면적을 차지하던 루프필터의 면적을 크게 줄여 전체 칩을 $255{mu}m$ $ imes$ $935.5{mu}m$ 크기로 집적하였다. 제안된 회로는 1.8V $0.18{mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다. -
LC형 다중 위상 PLL 이용한 40Gb/s $0.18{mu}m$ CMOS 클록 및 데이터 복원 회로
하기혁, 이정용, 강진구, Ha. Gi-Hyeok, Lee. Jung-Yong, Kang. Jin-Ku 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 7 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2008, Vol.45 No.4 36-42 (7 pages)
위상을 생성하는 LC 탱크 PLL을 이용하여 8개의 샘플링 클록을 생성하고 $2{ imes}$ 오버샘플링 구조의 뱅-뱅 위상 검출기를 이용하여 데이터와 클록의 위상을 조정한다. 40Gb/s의 입력 데이터가 샘플링을 거쳐서 1:4 디멀티플렉싱되어 4채널에 10Gb/s 출력으로 복원되는 구조로서 디지털과 아날로그의 전원을 분리하여 설계가 진행되었다. 인덕터를 사용하여 칩면적은 $2.8{ imes}2.4mm^2$을 차지하고 전력소모는 약 200mW이다. 0.18um CMOS공정으로 칩 제작후 측정결과 채널당 악 9.5Gb/s 출력이 측정되었다(직렬입력 약 38Gb/s 해당). -
고속 저전력 D-플립플롭을 이용한 프리스케일러 설계
박경순, 서해준, 윤상일, 조태원, Park. Kyung-Soon, Seo. Hae-Jun, Yoon. Sang-Il, Cho. Tae-Won 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 10 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2005, Vol.42 No.8 43-52 (10 pages)
프리스케일러는 PLL(Phase Locked Loop)의 동작속도를 결정하는 중요한 부분으로서 저전력의 요구조건 또한 만족해야 한다. 따라서 프리스케일러에 적용되는 TSPC(True single pulse clocked) D-플립플롭의 설계가 중요하다. 기존의 TSPC D-플런플롭은 출력단의 글리치(glitch) 문제와 클럭의 프리차지(precharge)구간에서 내부노드의 불필요한 방전으로 인한 소비전력이 증가하는 단점이 있다. 본 논문에서는 프리차지와 방전을 위한 클럭 트랜지스터 패스를 공유함으로서 클럭 트랜지스터의 수를 감소시켰고, 입력 단에 PMOS... -
스텝모터의 PLL 타입 위치제어
김창환, Kim. Chang-Hwan 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 9 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 2012, Vol.49 No.4 69-77 (9 pages)
본 논문에서는 스텝모터(step motor)에 대한 PLL(phase locked loop) 타입의 위치제어 방법을 제안한다. 제안된 제어 방법은 기존의 개루프(open loop) 위치제어 방법의 주요 문제점인 급 가, 감속 시의 탈조 현상을 발생시키지 않으며 정지마찰력 때문에 발생되는 정상상태 위치오차를 완전히 없애준다. 또한 고속에서 더 큰 토크를 발생하여 구동 가능한 속도제어 범위가 더 크며 진동과 소음도 줄여준다. 제안된 제어기의 성능을 확인하기 위해 시뮬링크(Simulink)를 이용하여 스텝모터에 대해 시뮬레이션 한 결과를 제시한다.