최근 DRAM 시장을 주도하고 잇는 일본의 유수업체의 DRAM cell의 면적과 대비한 축전용량과의 관계로 한눈에 알 수 있다. 1M DRAM급에서 얻었던 Cs값을 확보하면서 Chip Size를 줄이기 위해서는 Cell Size가 축소 되어야 하며 이에 따른 Active Region의 감소를 만회하기 위해서는 3차원 구조를 가지는 Trench나 Stacked cell의 등장이 불가피하게 된것이다. 따라서, 본고에서는 추후로 기억소자의 고집적화에 따라 필수적으로 요구되는 이러한 3차원 Capacitor형성기술의 특징을 알아보고 그 문제점에 대해 살펴보고자 한다.