오늘날 모든 칩들에는 보드레벨 테스트를 위한 IEEE 1149.1 TAP 컨트롤러가 설계되어 내장된다. 하지만 최근에는 보드레벨 테스트뿐만 아니라 기능적 목적을 위해서 TAP 컨트롤러가 내장되는 경우도 다수 존재한다. 따라서 이러한 IEEE 1149.1 TAP 컨트롤러 회로를 테스트하고 모니터링 할 수 있는 동시 에러 검출 (CED: Concurrent Error Detection) 테스트 기법이 개발되었다. 본 논문에서는 기존에 제안된 여러 종류의 CED 테스트 기법을 IEEE 1149.1 TAP 컨트롤러에 적용하여 최적의 면적 오버헤드를 구현하는 기법에 대해 연구한다. 중복 기법과 패리티 예측 기법, 그리고 혼합 기법을 각각 연구하였으며, 혼합기법이 IEEE 1149.1 TAP 컨트롤러를 테스트하는 데 가장 적합한 CED 기법임을 실험을 통하여 알 수 있었다. 따라서 혼합기법은 앞으로 IEEE 1149.1 TAP 컨트롤러를 테스트하는 데 널리 사용될 수 있을 것이다. 또한 본 논문에서는 기존에 제안된 기법을 더욱 향상시켜 TAP 컨트롤러를 테스트하는 데에 소요되는 면적 오버헤드를 최소화 시켰다.
Today almost all chips have IEEE 1149.1 tap controller inside. Recently the circuit is embedded in the chips for other functional objectives. Hence a CED technique for testing and monitoring the IEEE 1149.1 tap controller had been proposed. This paper studies the optimal CED test technique on the IEEE 1149.1 tap controller. There are duplication, parity prediction, and hybrid techniques. The hybrid technique shows the best result on the area overhead. This means that the hybrid technique is perfectly adequate for the IEEE 1149.1 tap controller to be applied to test with the optimal area overhead and can be used widely in the field. Furthermore, we made more reduction from the previous method resulting in less area overhead.
