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지연고정루프를 이용한 $1{mu}s$ 아래의 위상고정시간을 가지는 Integer-N 방식의 위상고정루프 설계
최혁환, 권태하, Choi. Hyek-Hwan, Kwon. Tae-Ha 한국해양정보통신학회 한국해양정보통신학회논문지 7 Pages
한국해양정보통신학회 한국해양정보통신학회논문지 2009, Vol.13 No.11 2378-2384 (7 pages)
위상고정시간을 가지는 새로운 방식의 위상고정루프(Phase Locked Loop, PLL)를 제안하였다. 지연고정루프(Delay Locked Loop, DLL)를 사용하여 입력 주파수를 체배 시켜 위상 고정 루프가 보다 더 높은 루프 대역폭을 가지도록 하여 위상고정이 짧은 시간에 일어나도록 설계하였다. 제안한 위상고정루프는 기존의 위상고정루프와 지연고정루프, 주파수 체배기로 구성되었으며 전원전압은 1.8V를 사용했다. $0.18{mu}m$ CMOS 공정으로 Hspice를 이용해서 시뮬레이션 했으며 채널 변환 시 위상고정 시간은 $0.9{mu}s$이다. 입력과 출력... -
고속 DVD 시스템에서 비대칭 신호 보정기와 결합한 Digital PLL 설계
김판수, 고석준, 최형진, 이정현 한국통신학회 한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신 12 Pages
한국통신학회 한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신 2001, Vol.26 2000-2011 (12 pages)
본 논문에서는 기존 1배속 및 6배속과 같은 저속 DVD 시스템에서 설계되었던 Analog PLL(Phase Locked Loop)을 고배속 동작에 유용하게 디지털화 했으며, 고속인 20배속 DVD 시스템에서의 최적 Digital PLL 모델을 제시하였다. 특히, 고속 DVD 시스템 설계에서 성능 열화의 주요 원인인 bulk delay, 샘플링 클럭 주파수 오타, 비대칭 신호 현상과 같은 채널 영향들을 고려하여 안정적으로 동작할 수 있는 DPLL 설계에 초점을 맞추었다. 우선, DPLL에서는 새로운 타이밍 에러 검출 알고리즘으로 변형된 Early-Late 방법을 제시하였다.... -
Ku-Band용 위상 고정 고조파 발진기 설계
이건준, 김영식, Lee. Kun-Joon, Kim. Young-Sik 한국전자파학회 韓國電磁波學會論文誌 7 Pages
한국전자파학회 韓國電磁波學會論文誌 2005, Vol.16 No.1 49-55 (7 pages)
논문에서는 아날로그 위상 고정 루프(PLL: Phase Locked Loop)를 이용한 무선 LAN(Wireless Local Area Network)용 위상 고정 고조파 발진기(PLHO: Phase Locked Harmonic Oscillator)를 설계 및 제작하였다. 이 고조파 발진기는 Ring 공진기, 주파수 동조를 위한 바랙터 다이오드 그리고 위상 고정 루프 회로로 구성된다. 발진기의 8.5 GHz의 기본 주파수는 위상 고정 루프를 위한 귀환 신호로 이용되고 17.0 GHz의 2차 고조파는 출력으로 이용되므로 위상 고정 시스템에서 위상 비교를 위한 주파수 분배기를 한 단계 줄일 수 있다. 위상... -
Digital PLL을 이용한 초음파진동 측정용 레이저 도플러 진동계의 개발
한국광학회 한국광학회지 2000, Vol.11 No.5 306-311 (6 pages)
후 디지털로 변환하였다. Digital Phase Locked Loop(이하 DPLL)를 사용하여 진동하는 표면의 속도에 비례하는 전압출력을 얻었으며, 이 신호로부터 진동주파수와 크기를 추출하고 주파수특성을 보상하기 위하여 마이크로프로세서를 사용하였다. 그 결과 300 kHz까지의 진동을 측정할 수 있었으며 300 kHz로 진동하는 경우 측정 가능한 최소진폭은 1 nm이었다. 본 연구에서 개발된 LDV는 대용량 전기기기의 부분방전에 의해 발생되는 초음파진동으로부터 최소형 전기 기기의 미세진동까지 측정하는 비접촉식 진동 측정에 사용할 수 있다고... -
상태관측기를 이용한 단상 PLL제어의 성능 개선
황희훈, 최종우, Hwang. Hee-Hun, Choi. Jong-Woo 전력전자학회 전력전자학회 논문지 9 Pages
전력전자학회 전력전자학회 논문지 2009, Vol.14 No.2 96-104 (9 pages)
단상 위상고정루프(PLL: Phase Locked Loop) 제어기를 제안한다. 기존의 방식은 전원단에 주입된 저차 고조파를 완벽하게 제거하지 못하여 전체 PLL 시스템에 영향을 주게 된다. 제안된 알고리즘은 전차원 상태관측기를 사용하여 기본파와 고조파를 분리하고 고조파 성분을 효과적으로 제거 및 검출하여 기본파 성분만을 발생한다. 그리고 가상 발생신호 및 기존 입력신호를 함께 제어함으로써 기존방식보다 정상상태 오차를 감소시킬 수 있다. 모의실험결과 및 실제실험결과를 통하여 설계한 제어기에 의해 발생된 주파수가 실제값에... -
정상분 전압 관측기를 이용한 불평형 3상 전원의 PLL
김형수, 최종우, Kim. Hyeong-Su, Choi. Jong-Woo 전력전자학회 전력전자학회 논문지 7 Pages
전력전자학회 전력전자학회 논문지 2008, Vol.13 No.2 145-151 (7 pages)
전압 관측기를 이용한 PLL(Phase Locked Loop) 방법을 제안한다. 제안된 PLL 방법은 기존의 전역 통과 필터(APF, All Pass Filter)를 이용하여 불평형 전원전압으로부터 정상분 전압을 구하는 것과는 달리 전차원 상태관측기를 사용함으로써 불평형사고 발생 시 추정위상각의 과도상태 응답특성을 개선하였다. 기존의 정상분 전압 추출 PLL 방법과 본 논문에서 제안된 PLL 방법의 성능을 비교하기 위해, 전원단 전압에 불평형 사고 발생시 위상각을 검출하는 실험을 하였고, 이를 통해 기존의 전역 통과 필터를 이용한 정상분 전압 추출... -
위상지연을 이용한 Integer-N 방식의 위상.지연고정루프 설계
최영식, 손상우, Choi. Young-Shig, Son. Sang-Woo 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2010, Vol.47 No.6 51-56 (6 pages)
논문에서는 전압제어위상지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안 하였다. 이 구조는 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 넓은 면적을 차지하던 루프필터의 면적을 크게 줄여 전체 칩을 $255{mu}m$ $ imes$ $935.5{mu}m$ 크기로 집적하였다. 제안된 회로는 1.8V $0.18{mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다. -
LC형 다중 위상 PLL 이용한 40Gb/s $0.18{mu}m$ CMOS 클록 및 데이터 복원 회로
하기혁, 이정용, 강진구, Ha. Gi-Hyeok, Lee. Jung-Yong, Kang. Jin-Ku 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 7 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2008, Vol.45 No.4 36-42 (7 pages)
위상을 생성하는 LC 탱크 PLL을 이용하여 8개의 샘플링 클록을 생성하고 $2{ imes}$ 오버샘플링 구조의 뱅-뱅 위상 검출기를 이용하여 데이터와 클록의 위상을 조정한다. 40Gb/s의 입력 데이터가 샘플링을 거쳐서 1:4 디멀티플렉싱되어 4채널에 10Gb/s 출력으로 복원되는 구조로서 디지털과 아날로그의 전원을 분리하여 설계가 진행되었다. 인덕터를 사용하여 칩면적은 $2.8{ imes}2.4mm^2$을 차지하고 전력소모는 약 200mW이다. 0.18um CMOS공정으로 칩 제작후 측정결과 채널당 악 9.5Gb/s 출력이 측정되었다(직렬입력 약 38Gb/s 해당). -
고속 저전력 D-플립플롭을 이용한 프리스케일러 설계
박경순, 서해준, 윤상일, 조태원, Park. Kyung-Soon, Seo. Hae-Jun, Yoon. Sang-Il, Cho. Tae-Won 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 10 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2005, Vol.42 No.8 43-52 (10 pages)
프리스케일러는 PLL(Phase Locked Loop)의 동작속도를 결정하는 중요한 부분으로서 저전력의 요구조건 또한 만족해야 한다. 따라서 프리스케일러에 적용되는 TSPC(True single pulse clocked) D-플립플롭의 설계가 중요하다. 기존의 TSPC D-플런플롭은 출력단의 글리치(glitch) 문제와 클럭의 프리차지(precharge)구간에서 내부노드의 불필요한 방전으로 인한 소비전력이 증가하는 단점이 있다. 본 논문에서는 프리차지와 방전을 위한 클럭 트랜지스터 패스를 공유함으로서 클럭 트랜지스터의 수를 감소시켰고, 입력 단에 PMOS... -
스텝모터의 PLL 타입 위치제어
김창환, Kim. Chang-Hwan 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 9 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 2012, Vol.49 No.4 69-77 (9 pages)
본 논문에서는 스텝모터(step motor)에 대한 PLL(phase locked loop) 타입의 위치제어 방법을 제안한다. 제안된 제어 방법은 기존의 개루프(open loop) 위치제어 방법의 주요 문제점인 급 가, 감속 시의 탈조 현상을 발생시키지 않으며 정지마찰력 때문에 발생되는 정상상태 위치오차를 완전히 없애준다. 또한 고속에서 더 큰 토크를 발생하여 구동 가능한 속도제어 범위가 더 크며 진동과 소음도 줄여준다. 제안된 제어기의 성능을 확인하기 위해 시뮬링크(Simulink)를 이용하여 스텝모터에 대해 시뮬레이션 한 결과를 제시한다.