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디스플레이 인터페이스에 적용된 6 Gbps급 송신기용 PLL(Phase Locked Loop) 설계
유병재, 조현묵, Yu. Byeong-Jae, Cho. Hyun-Mook 한국전기전자학회 전기전자학회논문지 6 Pages
한국전기전자학회 전기전자학회논문지 2013, Vol.17 No.1 16-21 (6 pages)
최근 주파수 합성기는 협대역으로 설계를 하거나 광대역 주파수 합성기의 경우 이중루프구조로 설계하여 위상잡음을 줄이는 방식을 사용하고 있다. 그러나 이중루프구조의 주파수 합성기는 전압제어발진기의 중심주파수 불일치와 추가적인 루프를 필요로 하는 단점을 가지고 있다. 본 논문에서는 800Mhz ~ 3Ghz를 지원하는 새로운 구조의 단일루프 형태의 다중제어 광대역 주파수 합성기를 제안한다. 본 논문의 주파수 합성기의 전압제어발진기는 Coarse 제어 전압과 Fine제어전압을 고정되며, 최종적으로 낮은 Kvco를 가지게 된다.... -
A 13.56 MHz Radio Frequency Identification Transponder Analog Front End Using a Dynamically Enabled Digital Phase Locked Loop
Choi. Moon-Ho, Yang. Byung-Do, Kim. Nam-Soo, Kim. Yeong-Seuk, Lee. Soo-Joo, Na. Kee-Yeol 한국전기전자재료학회 Transactions on electrical and electronic materials 4 Pages
한국전기전자재료학회 Transactions on electrical and electronic materials 2010, Vol.11 No.1 20-23 (4 pages)
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5-GHz Delay-Locked Loop Using Relative Comparison Quadrature Phase Detector
Wang. Sung-Ho, Kim. Jung-Tae, Hur. Chang-Wu 한국해양정보통신학회 International journal of maritime information and communication sciences 4 Pages
한국해양정보통신학회 International journal of maritime information and communication sciences 2004, Vol.2 No.2 102-105 (4 pages)
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Mobile Application을 위한 All Digital Phase-Locked Loop 연구 동향
신재욱, 신현철, Sin. Jae-Uk, Sin. Hyeon-Cheol 한국통신학회 정보와 통신 : 한국통신학회지 7 Pages
한국통신학회 정보와 통신 : 한국통신학회지 2011, Vol.28 No.11 9-15 (7 pages)
CMOS 집적회로기술의 발달로 인해 디지털회로는 속도향상 소모전력 감소로 성능이 매우 많이 향상되었지만, Analog/RF 회로는 동작전압감소, 공정변화심화 등으로 인해 심각한 성능저하가 나타나고 있다. 이에 기존의 전하펌프 기반 아날로그 PLL에 대한 대안으로 All Digital PLL(ADPLL)이 개발되고 이미 상용제품에 적용되고 있다. 하지만 그 성능은 데이터변환 회로인 TDC와 DCO의 제한된 해상도로 인해 개선이 많이 필요하다. 이 두 회로는 ADPLL의 성능에 가장 큰 영향을 미치므로 본 논문에서는 지금까지 발표된 TDC와 DCO... -
A 1.8 V 0.18-μm 1 GHz CMOS Fast-Lock Phase-Locked Loop using a Frequency-to-Digital Converter
Lee. Kwang-Hun, Jang. Young-Chan 한국정보통신학회 Journal of information and communication convergence engineering 7 Pages
한국정보통신학회 Journal of information and communication convergence engineering 2012, Vol.10 No.2 187-193 (7 pages)
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반도체 VCO Laser의 주파수 응답 특성이 Optical Phase-Locked Loop 성능에 미치는 영향
오세은, 최우영, O. Se-Eun, Choi. Woo-Young 대한전자공학회 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. D 8 Pages
대한전자공학회 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. D 1999, No.0 71-78 (8 pages)
본 논문에서는 마이크로웨이브 대역의 OPLL 해석시 루프 시간 지연뿐만 아니라 기존의 연구에서는 고려하지 않았던 반도체 VCO laser의 주파수 응답을 모델링하여 OPLL의 성능에 미치는 영향을 분석하였다. 루프 시간 지연은 시스템의 안정성과 레이저의 최대 허용 선폭에 대한 조건을 더욱 엄격하게 함을 확인할 수 있었다. 또한 VCO laser의 주파수 응답을 고려할 경우 레이저의 최대 허용 선폭을 최적화된 값으로 설정할 수 있음을 확인할 수 있었다. 따라서, 대역폭이 큰 OPLL을 설계할 경우에는 루프 시간 지연뿐만 아니라 VCO... -
Fractional-N PLL (Phase-Locked Loop) 주파수 합성기 설계
김선철, 원희석, 김영식, Kim. Sun-Cheo, Won. Hee-Seok, Kim. Young-Sik 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신 2005, Vol.42 No.7 35-40 (6 pages)
본 논문에서는 900MHz 대역 중저속 무선 통신용 칩에 이용되는 3차 ${Delta}{sum}$ modulator를 사용한 Fractional-N PLL 주파수 합성기를 설계 및 제작하였다 우수한 위상노이즈 특성을 얻기 위해 노이즈 특성이 좋은LC VCO를 사용하였다. 그리고 고착시간을 줄이기 위해서 Charge Pump의 펌핑 전류를 주파수 천이 값에 따라 조절할 수 있도록 제작하였고 PFD의 참조 주파수를 3MHz까지 높였다. 또한 참조 주파수를 높이는 동시에 PLL의 최소 주파수 천이 간격을 10KHz까지 줄일 수 있도록 하기위하여 36/37 Fractional-N 분주기를... -
Tracking analog-to-digital 변환기를 이용한 digital phase-locked loop
차수호, 유창식, Cha. Soo-Ho, Yoo. Chang-Sik 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2005, Vol.42 No.9 35-40 (6 pages)
본 논문에서는 1.6Gb/s에서 동작하는 digitally controlled phase-locked loop (DCPLL)를 제안한다. DCPLL은 일반적인 아날로그 PLL과 tracking analog-to-digital 변환기를 결합한 구조이다. 제안한 DCPLL에서는 tracking ADC의 출력이 voltage controlled oscillator (VCO)의 제어 전압을 생성한다. 일반적으로 사용되는 digital PLL (DPLL)은 digitally controlled oscillator (DCO)와 time-to-digit converter (TDC)로 구성된다 DCO와 TDC를 사용한 DPLL은 시간 스텝이 작을 수 록 jitter 특성이 향상되지만 전력소모는 커진다. 이... -
외란에 강인한 새로운 구조의 3상 Phase-Locked Loop
배병열, 한병문, 박용희, 조윤호, Bae. Byung-Yeol, Han. Byung-Moon, Park. Yong-Hee, Cho. Yun-Ho 대한전기학회 전기학회논문지. The transactions of the Korean Institute of Electrical Engineers. B, 전기기기 및 에너지변환시스템부문 8 Pages
대한전기학회 전기학회논문지. The transactions of the Korean Institute of Electrical Engineers. B, 전기기기 및 에너지변환시스템부문 2006, Vol.55 No.1 39-46 (8 pages)
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A Low Jitter and Fast Locking Phase-Lock Loop with Adaptive Bandwidth Controller
Song. Youn-Gui, Choi. Young-Shig 한국해양정보통신학회 International journal of maritime information and communication sciences 5 Pages
한국해양정보통신학회 International journal of maritime information and communication sciences 2005, Vol.3 No.1 18-22 (5 pages)
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저전력과 고속 록킹 알고리즘을 갖는 DLL(Delay-Locked LooP) 설계
경영자, 이광희, 손상희 한국통신학회 한국통신학회논문지. The Journal of Korea Information and Communications Society. 통신이론 및 시스템 6 Pages
한국통신학회 한국통신학회논문지. The Journal of Korea Information and Communications Society. 통신이론 및 시스템 2001, Vol.26 255-260 (6 pages)
특정을 가지면서 locking 속도가 빠른 Register Controlled DLL(Delay-Locked Loop)을 설계하였다. Locking 속도의 향상을 위해 제안한 알고리즘은 coarse와 fine controller를 각각 동작시키는 것으로, phase detector에서 출력되는 up/down 신호를 먼저 coarse controller에 인가하여 외부 클럭과 내부 클럭의 큰 위상차를 줄이고, coarse controller를 고정시킨 상태에서 up/down 신호를 fine controller에 인가하여 미세 지연 시간을 조정하도록 하는 것이다. 또한 제안한 DLL은 dual controller를 사용하지만 locking 동작시 한 개의... -
A Fast Locking Dual-Loop PLL with Adaptive Bandwidth Scheme
송윤귀, 최영식, Song. Youn-Gui, Choi. Young-Shig 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2008, Vol.45 No.5 65-70 (6 pages)
본 논문에서는 루프 대역폭을 조절하여 빠른 위상 고정 시간을 갖는 새로운 구조의 이중 루프 위상고정루프를 제안하였다. 위상고정루프가 out-lock 상태일 때는 채널 간격의 1/10보다 더 큰 대역폭을 갖도록 하였으며, in-lock 부근에서는 채널 간격의 1/10 보다 더 작은 좁은 대역폭을 갖도록 하였다. 제안된 위상고정루프는 표준 CMOS $0.35{mu}m$ 공정으로 HSPICE를 이용하여 설계 하였다. 시뮬레이션 결과 PLL의 대역폭을 200KHz 채널 간격 보다 14배 크게 하여 80MHz의 주파수를 변화시키는데 $50{mu}s$의 빠른 위상고정 시간을... -
Analysis of PLL Phase Noise Effect for High Data-rate Underwater Communications
Lee. Chong-Hyun, Bae. Jin-Ho, Hwang. Chang-Ku, Lee. Seung-Wook, Shin. Jung-Chae 한국해양공학회 International journal of ocean system engineering 6 Pages
한국해양공학회 International journal of ocean system engineering 2011, Vol.1 No.4 205-210 (6 pages)
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A DPLL with a Modified Phase Frequency Detector to Reduce Lock Time
하산 타릭, 최광석, Hasan. Md. Tariq, Choi. GoangSeog 대한전자공학회 Journal of the Institute of Electronics Engineers of Korea 6 Pages
대한전자공학회 Journal of the Institute of Electronics Engineers of Korea 2013, Vol.50 No.10 76-81 (6 pages)
130nm CMOS 공정 라이브러리를 이용하여 125MHz로 동작하는 새로운 위상 주파수 검출기 기반 DPLL을 설계하였다. 이 DPLL은 중간 주파수대 응용을 위해 지터와 록 시간을 줄이려고 전형적인 DPLL에 반전 에지 검출기를 포함하고 있다. XOR 기반 반전 에지 검출기들은 출력을 보다 빨리 변화시키기 위하여 기준 신호보다 빠른 전이를 얻는데 사용된다. HSPICE 시뮬 레이터는 모의실험을 위해 Cadence환경에서 사용되었다. 제안된 위상 주파수 검출기를 가진 DPLL의 성능은 종래의 위상 주 파수 검출기를 가진 것의 성능과 비교하였다.... -
A 0.12GHz-1.4GHz DLL-based Clock Generator with a Multiplied 4-phase Clock Using a 0.18um CMOS Process
Chi. Hyung-Joon, Lee. Jae-Seung, Sim. Jae-Yoon, Park. Hong-June 대한전자공학회 Journal of semiconductor technology and science 6 Pages
대한전자공학회 Journal of semiconductor technology and science 2006, Vol.6 No.4 264-269 (6 pages)
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A Highly Expandable Forwarded-Clock Receiver with Ultra-Slim Data Lane using Skew Calibration by Multi-Phase Edge Monitoring
Yoo. Byoung-Joo, Song. Ho-Young, Chi. Han-Kyu, Bae. Woo-Rham, Jeong. Deog-Kyoon 대한전자공학회 Journal of semiconductor technology and science 16 Pages
대한전자공학회 Journal of semiconductor technology and science 2012, Vol.12 No.4 433-448 (16 pages)
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지연고정루프를 이용한 $1{mu}s$ 아래의 위상고정시간을 가지는 Integer-N 방식의 위상고정루프 설계
최혁환, 권태하, Choi. Hyek-Hwan, Kwon. Tae-Ha 한국해양정보통신학회 한국해양정보통신학회논문지 7 Pages
한국해양정보통신학회 한국해양정보통신학회논문지 2009, Vol.13 No.11 2378-2384 (7 pages)
본 논문에서는 $1{mu}s$이하의 아주 짧은 위상고정시간을 가지는 새로운 방식의 위상고정루프(Phase Locked Loop, PLL)를 제안하였다. 지연고정루프(Delay Locked Loop, DLL)를 사용하여 입력 주파수를 체배 시켜 위상 고정 루프가 보다 더 높은 루프 대역폭을 가지도록 하여 위상고정이 짧은 시간에 일어나도록 설계하였다. 제안한 위상고정루프는 기존의 위상고정루프와 지연고정루프, 주파수 체배기로 구성되었으며 전원전압은 1.8V를 사용했다. $0.18{mu}m$ CMOS 공정으로 Hspice를 이용해서 시뮬레이션 했으며 채널 변환 시 위상고정... -
동작온도에 무관한 Frequency-to-Voltage 변환 회로
최진호, 유영중, Choi. Jin-Ho, Yu. Young-Jung 한국해양정보통신학회 한국해양정보통신학회논문지 6 Pages
한국해양정보통신학회 한국해양정보통신학회논문지 2007, Vol.11 No.5 949-954 (6 pages)
공정을 이용하여 동작온도에 무관한 FVC(Frequency-to-Voltage Convener) 회로를 제안한다. FVC는 FLL(Frequency Locked Loop)의 핵심 회로로서 주파수 신호를 전압신호로 변환하는 회로이다. FLL 회로는 PLL(Phase-Locked Loop) 회로 같이 고정된 주파수 신호를 생성하는 회로지만, PLL과는 달리 위상비교기, charge pump, 저역 필터 등이 필요치 않아 간단히 회로를 구성할 수 있다. FVC 회로의 설계는 $0.25{mu}m$ CMOS 공정을 이용하였다. 설계되어진 회로의 입력 주파수는 70MHz에서 140MHz를 사용하였다. 회로의 시뮬레이션 결과...
